Pi. MX8 Projekt - Layout des Boards Teil 1

Willkommen zum dritten Teil des Pi.MX8 Open-Source-Computermodul-Projekts! In dieser Artikelserie gehen wir auf das Design und die Tests eines System-on-Module ein, das auf einem i.MX8M Plus Prozessor von NXP basiert.

Im letzten Update haben wir uns die Schaltplanstruktur des Moduls angesehen und mit der vorläufigen Platzierung der Komponenten begonnen. Jetzt, wo wir die Komponenten platziert haben, haben wir eine gute Vorstellung von der Dichte des Designs und den Anforderungen, die dies an den Lagenaufbau stellt. Heute werden wir einen geeigneten Stackup auswählen und mit dem Verlegen der ersten Leiterbahnen beginnen.

Definition des Lagenaufbaus

Basierend auf der Platzierung der Komponenten und einigen strategischen Faktoren können wir entscheiden, welche PCB-Technologie und welchen Lagenaufbau wir für das Design verwenden möchten. Schauen wir uns zuerst die Komponentendichte an:

Komponentenplatzierung Oberseite

Die vorläufige Platzierung der Komponenten zeigt eine moderate Gesamtdichte des Designs. Die aktiven Komponenten befinden sich alle auf der Oberseite der Platine, während die Unterseite hauptsächlich Entkopplungskondensatoren und andere passive Schaltungen enthält. Die Unterseite der Platine ist daher relativ leer und lässt uns viel Platz für das Verlegen von Leiterbahnen. Das Ziel wäre jedoch, diesen Platz für zusätzliche Funktionen zu nutzen, die implementiert werden, da das Pi.MX8-Modul als Plattform dienen soll, die auf spezifische Anfragen hin aktualisiert und erweitert werden kann.

Komponentenplatzierung Unterseite

Wenn wir uns die Bauteilplatzierung in der Nähe der Board-zu-Board-Steckverbinder ansehen, stellen wir fest, dass viele Komponenten direkt über den Steckverbindern auf der gegenüberliegenden Seite des Boards platziert sind. Wenn wir uns entscheiden, nur Standard-VIAs zu verwenden, die die gesamte Lagenstapelung von der oberen bis zur unteren Schicht verbinden, können wir in diesen Bereichen keine VIAs platzieren. Um alle Pins an den Board-zu-Board-Steckverbindern herauszuführen und die aktive Schaltung auf der gegenüberliegenden Seite der Steckverbinder effizient zu verlegen, müssen wir eine Methode entwickeln, die über das alleinige Verlassen auf Durchkontaktierungen hinausgeht. Dafür müssen wir einen HDI-Lagenstapel verwenden.

Die Verwendung eines HDI-Lagenstapels erleichtert es, die Funktionalität des Moduls zu einem späteren Zeitpunkt zu erweitern, da wir nicht unbedingt Durchkontaktierungen verwenden müssen, um zusätzliche Komponenten anzuschließen, und daher nicht so stark in das etablierte Routing und die Komponentenplatzierung eingreifen müssen.

Für das Pi.MX8-Modul werden wir einen 2+N+2 Lagenstapel verwenden. Dies ist ein Typ-III-Lagenstapel, wie er in den IPC-2226-Standards definiert ist und einer der am häufigsten verwendeten HDI-Stapel ist.

Diese Art von Lagenstapel verwendet zwei sequenzielle Laminierungsschritte im Herstellungsprozess, um Mikro-VIAs zu ermöglichen, die drei äußersten Schichten zu verbinden. Ein vergrabenes VIA wird verwendet, um den Kernstapel zu verbinden, der nicht Teil des sequenziellen Herstellungsprozesses ist. Die verwendeten Prepregs und die Dicke der Prepregs in diesem Typ von Lagenstapel hängen von der Fertigungskapazität des PCB-Anbieters ab. Die gewählte Dicke der sequenziell laminierten Prepregs wird durch das Aspektverhältnis des Mikro-VIA begrenzt. Im Gegensatz zu mechanisch gebohrten VIAs werden Mikro-VIAs durch Stanzen von Löchern in den Prepregs mit kurzen Laserpulsen erstellt. Typischerweise werden VIA-Durchmesser zwischen 0,08mm und 0,15mm verwendet. Ein für die Massenfertigung geeignetes Aspektverhältnis liegt in der Regel im Bereich von 0,6:1 – 0,8:1.

Ein dünnes Prepreg stellt sicher, dass die Anforderung an das Aspektverhältnis nicht verletzt wird, während die Leiterbahnbreite für eine gegebene impedanzkontrollierte Spur reduziert wird. Für einen einfachen Microstrip auf der oberen oder unteren Schicht mit nur einer Referenzebene ist dies kein Problem. Wir müssen jedoch vorsichtig mit den eingebetteten Streifenleitungen unterhalb der ersten Masseebene sein, da kurze Abstände zur Referenzebene oberhalb und unterhalb der Streifenleitungen zu sehr schmalen Spuren für bestimmte impedanzkontrollierte Schnittstellen führen können.

Der endgültige Lagenstapel für das Pi.MX8-Board wurde in Zusammenarbeit mit dem PCB-Hersteller erstellt und sieht wie folgt aus:

Pi.MX8 Lagenstapel

Insgesamt wird das Modul auf einem 10-Lagen-Stackup aufgebaut. Die oberste Schicht, L2, L7 und die unterste Schicht werden als Signallagen verwendet. Die Schichten L1, L3, L6 und L8 dienen als Masseebenen. Die beiden verbleibenden Schichten L4 und L5 fungieren als Stromversorgungsebenen. Die Stromversorgungsebenen werden mit einer dünnen Folie von nur 18μm Dicke hergestellt. Wir müssen den IR-Abfall für diese Schichten im Auge behalten. Die Stromversorgungsebenen sind eng mit den benachbarten Masseebenen gekoppelt, wobei nur ein 75μm dickes Prepreg diese Schichten trennt. Dies führt zu einer zusätzlichen Ebenenkapazität, die vorteilhaft sein kann, um eine niedrige PDN-Impedanz bei hohen Frequenzen zu bieten. Wir werden das Verhalten des PDN durch Simulation überprüfen, sobald wir das Layout abgeschlossen haben.

Ein weiterer wichtiger Aspekt dieses Stackups ist, dass wir ausschließlich gestaffelte anstelle von gestapelten Mikro-Vias verwenden werden. Das bedeutet, dass Mikro-Vias nicht direkt übereinander platziert werden können, sondern mit einem Mindestabstand von 0,35mm von Mitte zu Mitte versetzt sein müssen. Die Verwendung von gestaffelten Vias erleichtert die Registrierung der sequenziellen Schichten, was bei einigen PCB-Herstellern die Herstellungskosten senkt. Dieser Ansatz wird auch für HDI-Stackups mit mehr als zwei Mikro-Via-Programmen empfohlen, um die Zuverlässigkeit der Mikro-Vias zu erhöhen. Der Nachteil der Verwendung von gestaffelten Mikro-Vias ist der zusätzliche Platzbedarf, um das Mindestversatzkriterium zu erfüllen. Die in der Masseebene entstehenden Hohlräume müssen auch berücksichtigt werden, wenn es darum geht, den Rückweg für benachbarte Leiterbahnen zu verwalten.

Routing der Komponentenausbrüche

Jetzt, da der Lagenstapel definiert wurde, besteht der nächste Schritt darin, die Signale der einzelnen Komponenten auszubrechen. In diesem Schritt platzieren wir alle notwendigen Vias für das Signal- und Stromrouting bei jeder Komponente. Diesen Schritt führen wir jetzt durch, da wir idealerweise alle Vias platzieren möchten, bevor wir beginnen, die Komponenten zu verbinden. Selbst in einem HDI-Stackup nehmen Vias immer noch viel Platz ein. Dies gilt insbesondere für Vias, die Teil des Stromverteilungsnetzwerks sind, da sie in der Regel durch den gesamten Stackup verbinden. Das Platzieren von Vias während der Routing-Phase kann erfordern, dass zuvor geroutete Leiterbahnen gelöscht werden müssen, um Platz für Vias zu schaffen.

Ausbruchrouting auf der obersten Schicht des Moduls

Im obigen Bild sehen wir, dass fast alle Komponentenpins mit Vias ausgebrochen oder unverbunden gelassen werden. Die unverbundenen Pads werden auf der obersten Schicht geroutet oder es wird zusätzlicher Platz bereitgestellt, um das Ausbruchrouting später hinzuzufügen. In letzterem Fall ist es wichtig, sich daran zu erinnern, innerhalb dieser Bereiche keine Leiterbahnen zu platzieren.

Für einige Komponenten wird es notwendig sein, die vordefinierten Designregeln für Leiterbahnbreite und -abstand lokal zu überschreiben, um das Break-Out-Routing zu ermöglichen. Ein solches Beispiel ist der i.MX8 SoC. Der kleine Pin-Abstand von nur 0,5 mm erfordert eine Leiterbahnbreite von 0,08 mm und einen Leiterbahn-zu-Pad-Abstand von 0,085 mm. Außerhalb dieser Break-Out-Bereiche möchten wir mit 100 µm Leiterbahnbreite und -abstandsregeln weiterarbeiten. Es gibt mehrere Möglichkeiten, dieses Verhalten in den Designregeln zu implementieren. Eine Möglichkeit ist die Verwendung von zusätzlichen Designräumen, denen ein eigener Regelsatz zugewiesen wird. Dies ermöglicht einen reibungslosen Routing-Workflow, da die Leiterbahnbreite automatisch angepasst wird, sobald der Cursor die Grenze des Designraums überschreitet.

Anforderungen an Leiterbahnbreite und -abstand für das i.MX8 Break-Out-Routing

Durch die Verwendung von Designräumen wird die Leiterbahnbreite während des interaktiven Routings automatisch angepasst:

In unserem nächsten Update werden wir untersuchen, wie allgemeine Designregeln entsprechend dem Impedanzprofil des Lagenstapels eingerichtet werden, sowie wie das Routing auf den Innenlagen angegangen wird. Bleiben Sie dran, um herauszufinden, wie wir das Speicherlayout angehen und die Schwierigkeiten bewältigen, die durch den gewählten HDI-Stackup eingeführt wurden!