Phân tích, Giảm thiểu và Loại bỏ Nhiễu chéo trong Thiết kế PCB

Dù bạn đang thiết kế một bảng mạch số với hàng tấn đường dẫn, hay một bảng mạch RF hoạt động ở tần số rất cao, bất kỳ thiết bị điện tử nào có tín hiệu lan truyền đều sẽ gặp phải hiện tượng nhiễu chéo. Đơn giản chỉ là vấn đề liệu nhiễu chéo có quá mức đến nỗi hệ thống không thể hoạt động, hay nhiễu chéo nằm trong giới hạn chấp nhận được nào đó. Không có một mức "chấp nhận được" nhiễu chéo chung cho tất cả, nhưng nếu bạn phát hiện qua mô phỏng và đo lường rằng bạn có vấn đề, có những phương pháp rất đơn giản có thể được sử dụng để giảm nhiễu chéo.

Trong bài viết này, chúng tôi muốn xem xét một số cách chắc chắn giúp bạn giảm nhiễu chéo trong các thiết kế tốc độ cao của mình. Tôi sẽ trình bày ba phương pháp đơn giản và luôn mang lại kết quả tốt. Có một phương pháp khác có thể mang lại cải thiện, nhưng nó đòi hỏi một số phân tích hoặc mô phỏng bổ sung để đảm bảo bạn không tạo ra một vấn đề mới về tính toàn vẹn tín hiệu.

Nhiễu chéo trong Thiết kế PCB là gì?

Crosstalk được định nghĩa một cách đơn giản là hiện tượng một kết nối truyền tải tín hiệu (kẻ gây nhiễu) sẽ ghép cặp từ cảm hoặc điện dung tín hiệu đó vào một kết nối lân cận (nạn nhân). Điều này là hai chiều: nạn nhân và kẻ gây nhiễu có thể được đổi chỗ cho nhau, và nếu mọi thứ khác nhau, bạn sẽ mong đợi crosstalk xảy ra ở cả hai hướng. Crosstalk chỉ xảy ra khi một tín hiệu đang thay đổi, nghĩa là trong quá trình tốc độ biên của một tín hiệu số; đối với tín hiệu tương tự/RF, một bản sao bị dịch pha có thể xuất hiện trên các kết nối lân cận vì tín hiệu trên kẻ gây nhiễu luôn thay đổi. Tín hiệu DC thuần túy không gây ra crosstalk, nhưng chúng có thể trở thành nạn nhân của crosstalk.

Một đồ họa đơn giản minh họa crosstalk và các phương trình xác định độ mạnh của tín hiệu crosstalk trên một kết nối nạn nhân được hiển thị dưới đây. Crosstalk như được hiển thị ở đây được chia thành hai loại:

• Crosstalk gần cuối (NEXT, đường cong màu đỏ), đôi khi được gọi là crosstalk nền

• Crosstalk xa cuối (FEXT, đường cong màu xanh), đôi khi được gọi là crosstalk tiến lên

Cả hai loại nhiễu chéo đều được điều khiển bởi độ tự cảm chung (Lm) và điện dung chung (Cm) giữa hai đường dẫn. Cùng nhau, hai hiệu ứng này xác định nhiễu chéo nhìn thấy ở phía bên truyền và bên nhận của một đường dẫn bị ảnh hưởng.

Nếu bạn quan tâm đến toán học điều khiển nhiễu chéo, bạn sẽ nhận thấy rằng FEXT có thể được loại bỏ trong trường hợp lý tưởng, điều này được chỉ ra bởi dấu âm trong phương trình FEXT. Một dải dẫn đối xứng hoàn hảo sẽ có FEXT bằng không, mặc dù trên thực tế nhiễu chéo không bao giờ bằng không.

Giờ đây, sau khi chúng ta đã trình bày sơ lược này, hãy xem xét các kỹ thuật giảm nhiễu chéo đơn giản nhất.

Kỹ thuật Giảm Nhiễu Chéo Bạn Có Thể Sử Dụng trong Altium Designer

Nếu bạn đang thiết kế một PCB sử dụng tín hiệu số, và những tín hiệu này có tốc độ biên đủ nhanh để tạo ra nhiễu chéo đáng chú ý, thì bạn nên luôn đặt những tín hiệu này trên một mặt đất. Điều này có nghĩa, ít nhất, bạn nên sử dụng một cấu trúc SIG+PWR/GND/GND/SIG+PWR cho thiết kế số, đặc biệt là khi thời gian tăng tín hiệu giảm xuống phạm vi ns hoặc thấp hơn.

Việc định tuyến trên một mặt đất trong loại xếp chồng này cung cấp một trở kháng xác định có thể được thiết lập thành 50 Ohm khi cần thiết, do đó nó có thể hỗ trợ các giao diện đơn và chênh lệch tiêu chuẩn với các yêu cầu trở kháng cụ thể. Điều này sẽ thiết lập chiều rộng của dấu vết ở một giá trị cụ thể, có thể sau đó được sử dụng để thiết lập một giá trị khoảng cách giữa các dấu vết.

Tăng Khoảng Cách Giữa Các Dấu Vết để Giảm Nhiễu Chéo

Cách đơn giản và hiệu quả nhất để giảm cường độ của nhiễu chéo nhận được trên một dấu vết bị ảnh hưởng là tăng khoảng cách giữa các dấu vết. Khi các dấu vết gần nhau hơn, các trường điện và từ xung quanh dấu vết gây nhiễu sẽ mạnh hơn, do đó bất kỳ nhiễu chéo nào trên dấu vết bị ảnh hưởng cũng sẽ mạnh hơn. Do đó, việc tăng khoảng cách chắc chắn sẽ tạo ra sự giảm nhiễu chéo giữa các dòng.

Có một quy tắc ngón tay cái cơ bản trong thiết kế PCB được biết đến là quy tắc "3W", quy định rằng:

• Khoảng cách giữa hai dấu vết nên ít nhất là 3 lần chiều rộng của các dấu vết.

Mục đích của quy tắc này là cung cấp một giá trị thận trọng, thường xuyên giúp giảm nhiễu chéo trong giới hạn nhiễu động áp dụng cho hầu hết các gia đình logic. Quy tắc này phù hợp cho các đường truyền tốc độ cao trên một mặt đất, nhưng với một lớp điện môi dày hơn được sử dụng trước đây trong các bản dựng truyền thống trước khi HDI xuất hiện. Tôi sẽ giải thích thêm về lý do tại sao điều này quan trọng ở phía dưới.

Để thực hiện điều này trong Altium Designer, bạn có thể làm như sau:

1. Tạo một Lớp Mạng chứa các mạng tốc độ cao có thể gây nhiễu chéo.

2. Áp dụng một quy tắc chiều rộng cho các đường dẫn trong Lớp Mạng của bạn đặt chiều rộng mong muốn. Nếu các đường dẫn này được kiểm soát trở kháng, áp dụng hồ sơ trở kháng từ trình quản lý xếp lớp.

3. Đặt một quy tắc khoảng cách đường dẫn với đường dẫn trong phần Xóa bỏ của Trình Biên Tập Quy Tắc và Ràng Buộc PCB. Áp dụng khoảng cách lớn hơn chỉ cho Lớp Mạng của bạn.

Điều này sẽ đảm bảo các quy tắc khoảng cách của bạn được thiết lập cụ thể cho các đường truyền tốc độ cao mà bạn muốn tách biệt mà không áp dụng cùng một quy tắc cho tất cả các đường dẫn khác.

Về khoảng cách giữa các cặp vi sai? Đây là một lĩnh vực mà việc sử dụng kết nối chặt chẽ mang lại lợi ích bởi nó đảm bảo rằng nhiễu chéo vào một cặp vi sai được nhận tối đa như là nhiễu chung. Tuy nhiên, như tôi sẽ thảo luận dưới đây, có nhiều lợi ích hơn khi sử dụng kết nối lỏng lẻo so với kết nối chặt chẽ, và có thể có các chiến lược tốt hơn khi các cặp vi sai được liên quan.

Giảm Chiều Dài Đường Dẫn Song Song Để Giảm Nhiễu Chéo

Nhiễu chéo giữa hai đường dẫn được quyết định bởi tích vô hướng của các vectơ vuông góc giữa hai đường dẫn kết nối. Nói một cách không chuyên môn, điều này có nghĩa là nhiễu chéo giữa hai đường dẫn được tối đa hóa khi hai đường dẫn chạy song song với nhau. Do đó, một chiến lược đơn giản để giảm nhiễu chéo là giảm chiều dài mà hai đường dẫn chạy song song với nhau.

Nếu bạn đã tạo ra các kênh định tuyến theo một hướng duy nhất, thì việc này dễ nói hơn làm. Tuy nhiên, đây là cơ sở cho việc định tuyến vuông góc mà không cần mặt đất, nơi các đường dẫn trên hai lớp khác nhau chạy vuông góc với nhau. Điều này hoạt động cho đến khi bạn đạt đến các tốc độ cạnh rất nhanh; đọc thêm về định tuyến vuông góc trong bài viết này.

Nếu bạn muốn áp dụng thực hành này vào công cụ định tuyến của mình, bạn có thể sử dụng quy tắc ParallelSegment trong Trình chỉnh sửa Quy tắc và Ràng buộc PCB, như được hiển thị dưới đây. Lưu ý rằng quy tắc ParallelSegment cũng áp dụng khoảng cách tối thiểu, giống như bạn sẽ làm với quy tắc Clearance được hiển thị ở trên.

Sử dụng Khoảng cách Nhỏ hơn đến Mặt đất để Giảm Nhiễu Chéo

Quy tắc 3W được đề cập ở trên là một tiêu chuẩn phù hợp cho các đường dẫn được định tuyến trên các lớp điện môi dày hơn. Tuy nhiên, có một phương pháp thay thế có thể được sử dụng để giảm nhiễu chéo: đưa mặt đất lại gần hơn với các đường dẫn. Nếu bạn đang định tuyến trên các lớp mỏng hơn, cũng có thể đi nhỏ hơn quy tắc 3W, và vẫn có thể thấy cùng một mức độ nhiễu chéo mà bạn sẽ thấy trên các lớp dày hơn khi định tuyến với quy tắc 3W.

Lấy ví dụ, hãy xem kết quả mô phỏng dưới đây. Những đường cong này cho thấy kết quả crosstalk sử dụng các thông số S 4-port cho các dải stripline trong một bộ xếp chồng được xây dựng với lớp phủ Megtron 7. Đồ thị trên cùng cho thấy điều gì xảy ra trong một tình huống đường mảnh điển hình trên một lớp 4 mil, nơi khoảng cách và độ rộng đường giữa các stripline của chúng ta là bằng nhau. Nếu chúng ta chỉ đơn giản di chuyển các mặt phẳng tiếp đất lại gần hơn bằng cách giảm độ dày điện môi xuống 50%, và sau đó thay đổi kích thước các đường dẫn để đạt được mục tiêu trở kháng như cũ, chúng ta thấy rằng chúng ta có được sự giảm đáng kể trong crosstalk danh nghĩa mà không cần phải làm lại đường dẫn.

Trong ví dụ này, việc thay đổi kích thước các đường dẫn có thể được hoàn thành bằng cách tái tạo hồ sơ trở kháng trong Layer Stack Manager trong Altium Designer, tiếp theo là tái tạo các quy tắc thiết kế cho các mạng này. Quá trình này mất vài phút và không yêu cầu phải làm lại đường dẫn. Chúng ta cũng có thể thay thế bằng một hằng số điện môi khác để có được những cải thiện thêm.

Nếu thiết kế của bạn đã hoàn tất và bạn đang chuẩn bị cho việc sản xuất, việc thay đổi một lớp điện môi là một thay đổi vật liệu đơn giản có thể được nhà sản xuất của bạn thực hiện. Nếu bạn vẫn đang trong quá trình thiết kế, bạn có thể thay đổi cấu trúc xếp chồng trong tệp layout PCB của mình, sau đó thay đổi độ rộng của các đường dẫn cho các đường dẫn kiểm soát trở kháng; không cần phải định tuyến lại. Cả hai lựa chọn đều mang lại lợi ích đáng kể cho việc giảm nhiễu chéo.

Bạn có nên sử dụng Đổ Đồng và Đường Dẫn Bảo Vệ để Giảm Nhiễu Chéo không?

Cuối cùng, một phương pháp mà các nhà thiết kế có thể thử sử dụng khá thường xuyên là việc sử dụng đổ đồng giữa hai đường dẫn, hoặc định tuyến một đường dẫn bảo vệ giữa hai đường dẫn tín hiệu của bạn. Tôi không khuyến khích dựa vào điều này như một phương pháp để giảm nhiễu chéo, và nhiều chuyên gia khác cũng không khuyến khích. Có một số lý do cho điều này:

1. Để có thể đặt một đường dẫn bảo vệ hoặc đổ đồng giữa hai đường dẫn ghép nối, bạn cần phải tách chúng ra, thường là ít nhất 3W

2. Đưa mặt đất gần hơn với các đường dẫn có thể tạo ra cùng một hiệu quả giảm nhiễu chéo mà bạn có thể đang cố gắng đạt được bằng cách định tuyến một đường dẫn bảo vệ

3. Không có cách tự động nào để nhanh chóng định tuyến một đường dẫn bảo vệ, bạn phải định tuyến và đặt mặt đất của nó một cách thủ công với vias

4. Đổ đồng cơ bản giống như một dấu vết bảo vệ và nó có thể được đặt một cách tự động, nhưng việc sử dụng vias nối lại thực sự có thể tăng cường crosstalk bằng cách tạo ra một khoang cộng hưởng mở giữa hai dấu vết kết hợp; đây cũng là lý do bạn gặp phải sự mất mát công suất cực độ trên một số đường dẫn sóng đồng mặt phẳng nhất định như được hiển thị ở đây.

5. Sử dụng đổ đồng với vias nối đòi hỏi một số tính toán hoặc mô phỏng trước khi triển khai để đạt được kết quả chính xác

Điểm #1 là quan trọng nhất: để thậm chí tạo ra không gian cho đổ đồng đáng kể hoặc dấu vết bảo vệ, bạn đã cần phải cung cấp đủ không gian để đạt được ít nhất khoảng cách 3W. Điều này sẽ cung cấp sự bảo vệ đáng kể chống lại crosstalk miễn là có một mặt đất ở lớp tiếp theo.

Vì vậy, trước khi sử dụng phương pháp đổ đồng và dấu vết bảo vệ, hãy xem xét các điểm khác ở trên trước vì chúng có thể cung cấp những cải thiện đáng kể giúp kết nối của bạn tuân thủ. Để tìm hiểu thêm về điều này, xem video sau.

Trong video, tôi trình bày một bộ kết quả mô phỏng từ Eric Bogatin và Bert Simonovich, tiết lộ hiệu quả của các dấu vệt bảo vệ trong việc giảm nhiễu chéo cho các dấu vệt đơn lẻ. Bởi vì việc sử dụng các dấu vệt bảo vệ tiếp tục xuất hiện trong các tình huống với thiết kế tốc độ cao, nên việc xem xét cách các dấu vệt bảo vệ ảnh hưởng đến nhiễu chéo với các dấu vệt đơn lẻ 50 Ohm là hữu ích, vì những dấu vệt này thường được triển khai như tiêu chuẩn trong các bus tốc độ cao và kết nối RF (ví dụ, trong SDRAM/DDR). Trong các trường hợp khác với SPI hoặc PPI, không có thông số kỹ thuật trở kháng, nhưng các dấu vệt rất dài có thể được thiết kế với 50 Ohms và có sự kết thúc áp dụng.

Kết quả quan trọng được tìm thấy bởi Bogatin và Simonovich là mức độ nhiễu chéo tìm thấy trong các mô phỏng phụ thuộc vào việc các dấu vệt được định tuyến như 50 Ohm striplines hay microstrip, cũng như liệu các dấu vệt có được nối ngắn, mở, hay kết nối với trở kháng 50 Ohm ở mỗi đầu. Để  thuận tiện, tôi đang hiển thị kết quả theo thời gian dưới đây, cho thấy hiệu quả tương đối hoặc không hiệu quả của các dấu vệt bảo vệ trong cả hai cấu hình.

Kết quả rất rõ ràng: cấu hình dải bảo vệ hiệu quả duy nhất là trong dạng stripline với cả hai đầu được nối ngắn mạch với mặt đất, cụ thể là cho NEXT. Đối với FEXT, có vẻ như có sự giảm nhiễu chéo cho dải bảo vệ được nối ngắn mạch trong stripline, nhưng nhiễu chéo đã rất thấp dù sao.

Kết quả được hiển thị ở đây hợp lệ cho các dấu vết đơn cuối 50 Ohm, nhưng cùng một kết quả có thể được thấy cho một cặp vi sai được tách biệt bởi các dải bảo vệ. Sự khác biệt là chúng ta sẽ xem xét nhiễu chéo vi sai, nơi một tín hiệu vi sai có thể tạo ra cả nhiễu vi sai và nhiễu chế độ chung trên kết nối nạn nhân.

Để đọc nghiên cứu đầy đủ và tìm hiểu thêm về vấn đề này với các dấu vết đơn cuối, hãy đọc bài viết sau trong Tạp chí Tính Toán Tín Hiệu:

• Dải Bảo Vệ: Yêu Hay Bỏ?

Khi bạn đang tìm kiếm gói phần mềm tốt nhất cho thiết kế PCB tốc độ cao, hãy sử dụng bộ công cụ thiết kế đầy đủ trong Altium Designer^®. Bộ máy quy tắc thiết kế tích hợp và Layer Stack Manager cung cấp cho bạn mọi thứ bạn cần để tạo ra một bảng mạch có crosstalk thấp và trở kháng được kiểm soát. Khi bạn đã hoàn thành thiết kế và muốn gửi các tệp cho nhà sản xuất của mình, nền tảng Altium 365^™ giúp việc hợp tác và chia sẻ dự án của bạn trở nên dễ dàng.

Chúng ta mới chỉ khám phá bề mặt của những gì có thể thực hiện với Altium Designer trên Altium 365. Bắt đầu dùng thử miễn phí Altium Designer + Altium 365 ngay hôm nay.