在薄型超高密度互连（Ultra-HDI）PCB层上的信号完整性

在我看来，每篇关于“高级设计”的文章都聚焦于更快的边缘速率，但它们常常忽略了微型化。HDI设计将PCB带入了一个解决方案空间，在这个空间中，由于典型设计中涉及的长度尺度，信号完整性的规则开始发生变化。一类重要的材料使得HDI和UHDI设计能够实现大量高速接口：低介电常数（Dk）PCB层压板。HDI的故事与低Dk PCB材料的故事紧密相连，特别是当一个HDI板实现了许多高速数字接口之后。

一旦你观察IC基板和这些设计中通常使用的材料，你会发现许多使许多高速数字设计成为可能的同类低Dk材料，或许这就是PCB世界对低Dk PCB材料的想法来源。

较新的HDI设计将传统的HDI方法推向极致，更好地被称为超高密度互连（UHDI）。在这些设计中，小铜特征成为限制高速互连通道带宽的主要因素，但低Dk材料结合更平滑的铜和创新的镀层帮助克服了这些问题。

在这一系列简短的博客中，我将概述信号完整性如何与HDI/UHDI PCB中的层和特征尺寸相关，我们将看到这与封装中的高带宽通道密切相关。首先，我们将回顾某些低介电常数（Dk）材料的可制造性优势。

使用低Dk材料的可制造性

关于使用低Dk材料的第一个重要点是HDI/UHDI特征尺寸的可制造性作为层压板Dk值的函数。看看下面的图表，你就会明白我的意思。

对于给定的迹线阻抗目标（比如，50欧姆），迹线宽度将在某个值上固定，这个值是层压板厚度的函数。当层压板变得太薄时，迹线宽度要求将变得太薄，铜蚀刻过程将变得更加昂贵，最终转向添加剂处理。下面的图表总结了低和高Dk值的这一趋势。

与此相对的是，并非所有低介电常数材料（例如Dk = 3或略低）都能以UHDI PCB或IC基板所需的非常薄的膜厚度提供。具有扩散玻璃增强的低介电常数材料，其厚度可达几毫米，Dk值接近3，大约Df = 0.001。例如Megtron 8和Tachyon 100G。

请注意，这比高级的PTFE层压板如Rogers 3003更薄，但在Dk = 3或以下以及Df

在薄层上信号完整性发生了什么

基于我上面提供的材料简述，我们可以利用这些信息更好地理解材料属性、层压板厚度与信号完整性之间的关系。我们从HDI/UHDI层中的材料和走线几何形状的几个事实开始，特别是当层次变多时：

• 更薄的层会迫使控制阻抗的走线变得更小
• 更薄的层通常会使地平面更接近走线
• 设备引脚布局（例如，细间距BGA）可能会迫使走线彼此更加靠近
• 材料（铜和Dk值）可以用来调整信号完整性指标

当我们处理UHDI设备时，我们可能也会决定在某些层上省略平面，本质上创建跳层路由，如同在IC基板中用于高带宽数字通道的那样。我将在下面更多地讨论这个问题。首先，让我们来看一些重要的基本指标，从损耗和阻抗开始。

铜损耗与介电损耗

在操作HDI和UHDI板时，设备引脚布局和阻抗要求都需要走线宽度更小，无论是从BGA的扇出路由还是控制阻抗路由。这可能会导致主要的损耗机制从介电损耗转变为铜损耗，当使用较低Dk值时。

例如，看看下面在某种较先进的FR4层压板上的微带损耗数据。下面图表中的损耗被绘制为电压衰减因子（请参阅此处以获取更多详细信息。FR4的厚度为38微米（1.5 mil），材料数据为（Dk = 4，Df = 0.01，厚度），并且该层使用1盎司铜，粗糙度为1微米。50欧姆的微带线宽将为57微米。

对于宽度为57微米的50欧姆微带线，在Megtron 7(G)（Dk = 4，Df = 0.01）和1微米铜粗糙度下，铜损耗与介电损耗的对比。

现在假设层压材料被替换为一张Megtron 7(G)（Dk = 3.37，Df = 0.001）的薄片，厚度仍为38微米（1.5 mil）。50欧姆的微带线现在需要宽度为68微米。极大降低的介电损耗现在导致铜损耗成为直到非常高频率的主导因素。

对于宽度为65微米的50欧姆微带线，在Megtron 7(G)（Dk = 3.37，Df = 0.001）和1微米铜粗糙度下，铜损耗与介电损耗的对比。

当我们比较微带线和带状线时，可以看到给定层厚度要求下50欧姆单端线的损耗惩罚和线宽值。我已经包括了一个假设的介电常数（Dk）= 2的材料在HDI/UHDI厚度中进行比较，并提供了一个理论限制。对于差分线，可以得出类似的结果。

我们可以清楚地看到，一旦层厚度低于大约2 mil，对于所有材料（Dk = 2到大约Dk = 3.5），这些单端迹线的损耗开始非线性分歧。这是由于皮肤效应电阻与迹线宽度之间的反比关系所致。

关键点： 使用低Dk有助于通过迫使更宽的迹线宽度和减少介电损耗来减少HDI/UHDI板的总损耗，但在某个点上，铜损耗开始占主导地位，你在层压材料成本上的投资收益递减。减少铜粗糙度将是继续减少总损耗的唯一方式。

电镀问题

通过使用替代表面镀层和更光滑的铜箔，可以进一步减少导体损耗。例如，众所周知，基于镍的镀层会在镀层接口处使铜粗糙，并产生磁损耗（如在ENIG和ENEPIG镀层中）。对更先进镀层的研究正在进行中，镀层问题是UHDI PCB讨论的活跃领域，不仅从信号完整性方面，也从制造（DFM/DFA）方面。

要了解更多关于镀层问题的信息，请观看我们最近的播客剧集，嘉宾为库纳尔·沙阿。

串扰惩罚

当将现有的走线设计缩小到HDI/UHDI级别时，走线会更加靠近，你会预期串扰增加。在某些情况下，走线密度可能要求你低于保守的串扰经验规则，最常见的是“3W”规则。然而，当层次更高时，地线会被迫更靠近走线，你会期望这会减少串扰。在UHDI设计中，哪种效应占优势？

答案取决于几个因素：

• 我们是否使用差分对，从而有多模式串扰的风险?
• 我们是在布线偏置带线还是偏置微带？
• 我们使用的是高Dk层压板还是低Dk层压板？

当缩小到UHDI时，可能会有串扰惩罚，意味着当你将走线靠得更紧时，串扰可能会增加。作为设计师的你的任务是通过调整层厚和Dk值来减少串扰惩罚。为了更好地理解串扰的影响，我们需要使用多端口S参数仿真来更好地理解串扰与层压板Dk值和层压板厚度之间的关系。

下面显示的差分S参数谱图展示了当从Megtron 7层压板（3mil厚度，Dk = 3.37）切换到Megtron 8层压板（1.5mil厚度，Dk = 3.06）时，串扰水平的差异。这些结果是在Simbeor上模拟的，模拟条件为100欧姆对称差分带线（走线间距=宽度），同时变化对间距离从2W到3W。

差分对称带线串扰谱图：蓝色曲线显示NEXT，红色曲线显示FEXT。

从上述结果中我们可以看到，使用更薄的1.5 mil Megtron 8层压板并将间距增加到3W，峰值串扰增加到了4.38%。如果我们仅仅是从3 mil Megtron 7切换到1.5 mil Megtron 7，且所有其他参数保持不变，峰值串扰将会是6.82%。

这里有趣的是，当我们从3 mil Megtron 7的2W间距切换到1.5 mil Megtron 8的3W间距时，我们看到了较小的串扰惩罚，这是预期之中的。人们可能会假设从2W间距切换到3W间距会减少布线密度，但实际并非如此。通过切换到更薄的Megtron 8层压板，我们仍然看到了108%的走线密度增加，尽管Dk较小。这些互连的返回损耗谱显示，无论是对于1.5 mil Megtron 7层压板还是1.5 mil Megtron 8层压板，带宽减少仅为20%。

要点：为了克服给定的走线间距（或对间距）值（例如 S = 2W）带来的串扰损失，可能需要增加薄层压板上的间距，并且可能需要改变介电常数。然而，这并不总是意味着您的走线布局密度会降低。从上述例子中，尽管使用了较小的Dk值，我们仍然实现了布局密度的加倍。对于单端走线，可以得出非常相似的结果。

高带宽的跳层路由和偏置带状线路由

大多数UHDI PCB和IC基板将包含非极高带宽的通道。大多数引脚将用于电源、地线、配置、GPIO和较慢的串行接口。然而，在具有PCIe、DDR、多个USB接口和快速SerDes链接的处理器中，基板和PCB中的路由将是差分的，具有 

在UHDI PCB和IC基板中，有两种非常相似的差分对路由风格可供选择。这些是：

• 在IC基板中的跳层布线（不要与跳层通孔混淆）
• 在HDI PCBs中的偏置带状线布线

这两种布线基本上是同一类型的，但跳层布线使用通孔围栏来分隔基板中的互连。使用跳层布线中的通孔围栏有两个原因：提供对成对串扰的屏蔽效果，并将TEM模式截止频率设置在接收界面的奈奎斯特频率之外。

当我们使用带状线转向更薄的电介质层时（见上文），这些走线之间会有串扰惩罚。然而，通过跳层布线，你可以通过在对之间添加电介质层来减少串扰惩罚，如上述布局所示。

如果这些信号之间的串扰仍然是个问题，减少串扰可能需要以下任一措施：

• 增加过孔栅栏密度
• 减少通道内过孔跨度（可能增加通道带宽）
• 更换介电材料以获得不同的介电常数（Dk）
• 改变对间跟踪间距

在IC基板和UHDI PCBs中，任何这些更改都应进行模拟，它可以像我在串扰部分上面展示的那样，减少串扰惩罚。然而，这些更改可能会遇到制造限制，即使是在采用加法工艺制造的设备的情况下也是如此。当达到制造限制时，可能需要更改层压板的Dk值。

高速下的通道带宽

并非所有HDI/UHDI PCBs和基板上的接口都需要极高的TEM带宽限制。但是，当它们确实需要时，切换到更薄的层可能会导致通道带宽惩罚。这可能是由于增加的铜损耗所致，这在更高频率下由于皮肤效应会导致与互连目标值的阻抗偏差。

然而，根据层压板的Dk值、负载和通道类型，任何通道带宽限制在如此高频下可能是微不足道的，或者可能会有通道带宽增加。这在像MIPI或USB这样的接口中并不那么重要，但在DDR4/5/6、PCIe 5.0或更高版本以及25G或更快的以太网中却非常重要。研究通道带宽需要查看共面波导中的TEM带宽限制，例如在RF板中，这是我计划在将来更详细地介绍的内容。

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