Die 6 wichtigsten DFM-Probleme bei PCBs, die jedes Design beeinflussen

Als PCB-Designer müssen Sie eine Vielzahl unterschiedlicher Anforderungen und Erwartungen managen. Es gibt elektrische, funktionale und mechanische Aspekte zu berücksichtigen. Darüber hinaus muss das PCB-Layout rechtzeitig, mit bestmöglicher Qualität und zu den niedrigstmöglichen Kosten erstellt werden. Und durch all diese Anforderungen hindurch müssen Sie auch DFM (Design for Manufacturability) berücksichtigen. Es ist ein großer Teil des PCB-Design-Prozesses und einer, der häufig Probleme verursachen kann, wenn er nicht ordnungsgemäß durchgeführt wird. Lassen Sie uns die 3 DFM-Probleme in PCB-Designs betrachten.

Ungleiche SMD-Pad-Verbindungen

Kleine SMD-Komponenten, wie 0402, 0201 usw., müssen eine gleichmäßige Verbindung haben, um das Tombstoning während des Reflow-Lötens zu verhindern. Das Gleiche gilt für BGA-Pads, um eine zuverlässige Verlötung zu gewährleisten. Es geht einfach darum, die richtige Pad-Größe auf Ihrem Bauteil-Footprint zu platzieren. Gängige Komponenten haben definierte Pad-Größen (z.B. Pads auf ICs unter den IPC-7351 Standards), die in Ihren Footprints platziert werden sollten

Ihr Hersteller wird nicht immer Ihre Design-Dateien überprüfen, um dies zu inspizieren. Stattdessen werden sie wahrscheinlich Ihre Gerber-Dateien und Netliste anschauen und sie könnten Footprints mit Komponentengrößen in Ihrer Stückliste vergleichen. Abhängig vom Umfang der von Ihnen angeforderten Non-Recurring Engineering Services, kann es sein, dass Ihr Hersteller diese spezielle Empfehlung nicht bemerkt, bis es zu spät ist. Nach der Fertigung beinhaltet das Testverfahren, um eine gleichmäßige Verbindung zum Pad zu gewährleisten, eine Röntgeninspektion. Bevor Sie Ihr Design zur Fertigung schicken, sollten Sie alle von Ihnen entworfenen Footprints überprüfen, um sicherzustellen, dass sie korrekt für die Größe der Bauteilanschlüsse sind

Falsche Lötmaskenöffnung auf SMD-Pads

Lötstopplacköffnung (auch Lötstopplackausdehnung oder Lötstopplackapertur genannt) ist eine Methode, um Lötzinn während des Hand- oder Wellenlötens auf dem Ziel-Pad zu halten. Beim Löten bildet sich eine Lötzinnkugel auf dem Ziel-Pad, aber eine große Lötzinnkugel kann bei hohen Temperaturen zusammenfallen und um das Pad herumfließen. Das Platzieren einer kleinen Lötstopplacköffnung um das Pad herum hält die Lötzinnkugel während des Lötens an Ort und Stelle, selbst wenn die abgeschiedene Lötzinnkugel leicht groß ist. Eine ähnliche Technik wird beim Dog-Bone-Fanout für ein BGA verwendet, wo eine kleine Menge Lötstopplack das Pad von der Durchkontaktierung (genannt Lötbarriere) blockiert.

Dieses Problem wird gelöst, wenn Sie Footprints für Ihre Komponenten erstellen, die eine definierte Lötstopplacköffnung um das Pad herum haben werden. Generell wird eine Lötstopplacköffnung etwa 4 bis 5 Mil über den Rand des Pads hinausgehen. Wenn die Lötstopplackapertur zu groß ist, wird sie den Fluss und das Brücken von Lötzinnkugeln während des Wellenlötens nicht verhindern.

Offene Vias in SMD-Pads

Es ist ein weit verbreiteter Ratschlag im Design von gedruckten Schaltungen, dass man Via-in-Pad unbedingt vermeiden sollte. Wenn ein Durchkontaktierungsvia zu nah am Lötbereich in einem Pad platziert wird, könnte das Loch es dem Lötzinn ermöglichen, durch zur Rückseite der Platine zu sickern. Wenn das Via direkt mit einer großen Ebene in einer internen Schicht verbunden ist, wird die Wärme in die Ebene abgeleitet. Dies könnte zu einer kalten Lötstelle führen oder beim Wellenlöten Tombstoning verursachen.

Via-in-Pad hat durchaus seinen Platz im PCB-Design, insbesondere bei HDI-Designs mit sehr feinen Pitch-BGAs. In anderen Situationen, wo ein minimierter Weg zur Masse gewünscht ist, verwendet man eine kurze Leiterbahn mit Lötstopplack oder überplatteten Vias. Um übermäßige Wärmeableitung in eine Ebene während des Lötens zu verhindern, platziere ein thermisches Entlastungsvia an der Verbindung zur Ebene.

Bisher haben wir 3 häufige Probleme mit Pads und Vias im DFM (Design for Manufacturability) besprochen. Lesen Sie mehr über diese DFM-Probleme in diesen Artikeln:

• Vermeiden Sie gängige Pad- und Via-Probleme bei Ihrer letzten DFM-Prüfung
• Häufige SMT-Prozessfehler, die beim Löten vermieden werden sollten

Säurefallen

Der Prozess der Erstellung eines Kupferbildes auf einer einzelnen Schicht einer gedruckten Schaltplatte hängt von vielen Faktoren ab. Kupfer wird mittels einer alkalischen Ätzlösung von einem Laminatmaterial entfernt, die im Grunde mit Kupfer reagiert und es langsam auflöst. Kupferstrukturen auf Ihrer PCB mit engen Ecken können dazu führen, dass ein zähflüssiges Ätzmittel eingeschlossen wird, bekannt als Säurefalle, welche das benachbarte Kupfer überätzt. Dies führt zu übermäßiger Kupferrauheit an der Stelle der Säurefalle.

Beachten Sie, dass das Problem der Säurefallen durch die Verwendung von Ätzlösungen mit niedriger Viskosität teilweise gelöst wurde. Wenn Sie planen, Leiterbahnen in 90-Grad-Winkeln oder anderen stumpfen Winkeln zu verlegen, sollten Sie überprüfen, welche Art von Ätzmittel der Hersteller verwendet und ob es Säurefallen verursacht.

Freiräume

Das Einhalten angemessener Freiräume ist ein grundlegender Aspekt des PCB-Designs, aber Ihre Routing-Tools ermöglichen es Ihnen, nahezu jeden Freiraum zu definieren, wenn Sie nicht die richtigen Designregeln festlegen. Leiterbahnen müssen von Pads, anderen Leiterbahnen und Kupferflächen entfernt gehalten werden, um das vollständige Ätzen zu ermöglichen und Platz für Fertigungstoleranzen zu schaffen.

Ein weiterer Grund für die Einhaltung angemessener Freiräume ergibt sich im Hochspannungsdesign. Unter dem IPC 2221 Standards legen fest, dass der minimale Abstand zwischen einer Leiterbahn und jedem anderen Leiter von der durchschnittlichen Potentialdifferenz zwischen diesen leitenden Elementen abhängt. Ziel ist es, unbeabsichtigte ESD, leitfähige anodische Filamentbildung bei eng beieinander liegenden Leitern und elektrochemische Korrosion zu verhindern.

Häufige Verstöße gegen Zuverlässigkeitsstandards

Es gibt eine lange Liste von IPC-Standards, die die Zuverlässigkeit gewährleisten sollen. Diese Standards umfassen alles von den Größen der Via-Ringflächen bis zu Aspektverhältnissen und allem dazwischen. Einige häufige Zuverlässigkeitsanforderungen, die in IPC-Standards beschrieben werden, beziehen sich auf:

• Tränen auf Pads und Vias
• Größen von Ringflächen
• Via/Mikrovia-Größen und Aspektverhältnisse
• Landmuster
• Leiterbahnbreite im Verhältnis zu Strom und Temperaturanstieg

Hersteller können in Ihren Gerber-Dateien oder Design-Dateien sowie in Ihren Testanforderungen nachsehen, um festzustellen, welche Standards Sie möglicherweise unbeabsichtigt verletzt haben. Denken Sie daran, dass IPC-Standards freiwillig sind (außer in stark regulierten Industrien), aber Sie sollten dennoch nach diesen Standards entwerfen, da sie sich als Grundlage für die Zuverlässigkeit von PCBs bewährt haben.

DFM-Probleme mit regelbasierten PCB-Designsoftware erkennen

Die oben beschriebenen DFM-Probleme stellen eine kleine Liste der möglichen Missgeschicke dar, die bei Ihrem PCB-Layout auftreten können. Indem Sie die Anforderungen Ihres Herstellers als PCB-Designregeln verwalten, können Sie sicherstellen, dass Ihr Board gleich beim ersten Mal richtig erstellt wird und zuverlässig ist. Die regelbasierte Designumgebung in Altium Designer wurde entwickelt, um Ihnen zu helfen, wichtige elektrische Designregeln und gängige DFM-Anforderungen einzuhalten.

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