Directives de disposition, de routage et d'intégrité des signaux pour les PCB DDR5

La sortie du standard DDR5 a été annoncée en juillet 2020, environ 18 mois après l'annonce du développement du premier module RAM suivant le standard proposé. Le standard permet d'atteindre des vitesses de pointe supérieures à 5200 MT/sec/pin (comparé à 3200 MT/sec/pin avec DDR4), avec des vitesses évaluées par JEDEC jusqu'à 6400 MT/sec/pin et une bande passante de canal augmentée jusqu'à 300 GB/s. La demande pour cette nouvelle génération de mémoires avec des capacités de 8, 16 et 32 GB devrait dépasser celle des générations précédentes à mesure que la technologie se commercialise.

Les vitesses plus rapides, les tensions d'alimentation plus basses et les pertes de canal plus élevées créent des marges et des tolérances strictes dans la disposition et la conception des PCB DDR5, mais l'intégrité du signal des canaux DDR5 peut toujours être évaluée avec des métriques d'intégrité de signal communes. Il y a beaucoup à couvrir dans ce domaine, mais dans cet article, nous nous concentrerons sur les directives essentielles de disposition et de routage des PCB DDR5 qui aideront à assurer l'intégrité du signal dans DDR5, ainsi que sur les métriques d'intégrité de signal importantes dans les canaux DDR5.

Diagrames de l'œil DDR5 et Réponses Impulsionnelles

Il existe deux simulations importantes utilisées pour examiner l'intégrité du signal dans les canaux DDR5 : un diagramme de l'œil et une réponse impulsionnelle. Un diagramme de l'œil peut être simulé ou mesuré, tout comme une réponse impulsionnelle dans un canal terminé. Les deux mesurent la capacité d'un canal à transmettre un seul bit et un flux de bits à travers un canal, et ils permettent au modèle analytique d'un canal d'être évalué en termes de causalité. Le tableau ci-dessous résume les informations importantes qui peuvent être déterminées à partir de ces mesures/simulations.

Pour en savoir plus sur certaines des spécifications techniques des canaux DDR5 dans une brève comparaison avec les générations DDR précédentes, jetez un œil à cet article.

Diagrammes de l'œil dans l'intégrité du signal DDR5

Les principaux indicateurs extraits d'un diagramme de l'œil sont l'ouverture de l'œil et le taux d'erreur binaire (BER). L'ouverture de l'œil peut être tracée au centre de l'œil et est généralement utilisée comme mesure de la qualité du canal. Les points importants qui peuvent être directement extraits des croisements de signaux sont le jitter d'amplitude et le jitter de temporisation, tous deux étant indicatifs de l'ISI et de certaines sources de distorsion ou de pertes. Lorsque le jitter de temporisation et le bruit d'amplitude sont élevés, le diagramme de l'œil sera plus fermé. Améliorer les principaux indicateurs d'intégrité du signal dans le canal (pertes, dispersion diélectrique, extension de la bande passante d'adaptation d'impédance à des fréquences plus élevées) devrait améliorer les deux indicateurs mentionnés ci-dessus et ainsi ouvrir davantage l'œil, conduisant à un taux d'erreur binaire plus faible.

• En savoir plus sur les diagrammes de l'œil

Réponses impulsionnelles dans l'intégrité du signal DDR5

Les réponses impulsionnelles prennent en compte la réponse d'un canal isolément lorsqu'il est sollicité par une impulsion rapide. Bien qu'il soit important d'évaluer un flux de bits pseudorandom comme vous le feriez dans un diagramme de l'œil, une réponse impulsionnelle est plus fondamentale. Elle révèle des informations sur la manière dont un canal transmet un seul bit avec un taux de transition particulier (bande passante) à travers le canal et jusqu'au récepteur. La réponse impulsionnelle du canal dépendra de l'impédance du canal, de la bande passante de terminaison comparée à la bande passante du signal, des pertes totales dans le canal et de la dispersion. Les signaux DDR5 mettent davantage l'accent sur la perte dépendante de la réflexion au niveau du récepteur que les canaux sériels typiques, ce qui peut être observé dans le taux de transition d'une réponse impulsionnelle.

• En savoir plus sur les fonctions de réponse impulsionnelle

La raison importante d'utiliser une simulation de réponse impulsionnelle pour une conception de canal DDR5 proposée ou à partir d'un modèle de canal extrait est d'évaluer la causalité du canal. Le modèle déterminé à partir des paramètres S du canal pourrait produire une réponse non causale dans le canal, et donc une correction (fenêtrage) serait nécessaire pour modifier le modèle de canal si des artefacts non causaux sont présents.Lisez plus à ce sujet dans un article récent de Jason Ellison.

Un processus d'analyse SI dans un canal DDR5 (ou tout autre canal à haute vitesse) inclurait :

1. Conception de canal et test/simulation
2. Extraction de modèle à partir de la réponse impulsionnelle complète simulée, ou à partir de mesures de paramètres S
3. Vérification et correction de la causalité du modèle
4. Simulation et test du diagramme de l'œil
5. Modifier la conception du canal
6. Répéter jusqu'à ce que la conformité du canal soit atteinte

Égalisation par retour de décision (DFE) sur les lignes DQ

L'un des changements les plus importants (à mon avis) dans l'architecture DDR est l'utilisation de l'égalisation par retour de décision (DFE) pour surmonter les pertes de canal et la dispersion dans les lignes DQ d'un bus DDR5. Conceptuellement, la manière la plus simple de surmonter la distorsion dans les signaux numériques est de faire passer le signal atténué à travers un filtre passe-haut. C'est pourquoi un filtre RC parallèle peut être utilisé comme un égaliseur simple. Mais dans DDR5, où les bandes passantes des signaux numériques sont beaucoup plus élevées, le DFE est plus efficace et est incorporé du côté réception d'un canal. La raison pour laquelle le DFE est utilisé est que ces canaux peuvent devoir être plutôt courts par rapport aux canaux sériels, et le DFE est efficace lorsque les pertes par réflexion sont significatives dans les pertes de canal totales.

La DDR5 continuera d'inclure des réseaux à terminaison unique, mais idéalement, ils devraient avoir une longueur de canal plus courte que celle d'une génération DDR antérieure. Aux vitesses élevées présentes dans les canaux DDR5, le comportement dominant de réflexion et la dispersion se combinent pour produire une interférence intersymbole significative intersymbol interference (ISI) si les pistes ne sont pas correctement terminées, comme illustré ci-dessus dans la section sur les réponses impulsionnelles. L'ISI provoque une distorsion des niveaux de signal en plus de la distorsion de forme due à la dispersion et aux réflexions, et chaque impulsion numérique commence à ressembler à une impulsion demi-gaussienne du côté de réception dans un canal non égalisé. Le résultat final est que le diagramme de l'œil pour le canal commence à se fermer à mesure que les pertes dominées par les réflexions et la distorsion liée à la dispersion s'accumulent.

Pour surmonter la distorsion du signal et l'ISI, un schéma d'égalisation est intégré dans l'architecture DRAM, soit du côté de l'émission soit du côté de la réception, à l'instar de certains contrôleurs DDR3 et DDR4. L'égalisation par rétroaction de décision (DFE) ou l'égalisation linéaire en temps continu (CTLE) peut être utilisée du côté de la réception, ou l'égalisation en avance (FFE) peut être utilisée du côté de l'émission. Notez que le CTLE n'est pas idéal pour les canaux dominés par les réflexions, ainsi la DDR5 adopte le DFE comme méthode d'égalisation.

Mesure du diagramme de l'œil.

Directives de conception de PCB DDR5 pour réduire la dégradation du signal

Il existe d'autres sources de bruit dans les canaux DDR5 qui deviennent encore plus problématiques que dans les générations précédentes, surtout compte tenu des vitesses plus élevées nécessaires pour accompagner les taux de données plus importants et les largeurs de bande de signal. Il y a trois principales directives de conception de PCB DDR5 qui prendront la priorité dans ces conceptions.

• Une terminaison précise et un contrôle de l'impédance qui s'étend à des largeurs de bande élevées sont nécessaires pour supprimer les réflexions dans la bande passante requise.
• La livraison de puissance est également critique dans la conception de PCB DDR5. Les modules DDR5 incluront un circuit intégré de gestion de l'alimentation qui reçoit 12 V et délivre 1.1 V aux circuits intégrés DIMM. Cela déplace l'intégrité de la puissance au niveau du module DDR5 et loin de la carte mère.
• Optez pour des chemins plus courts en raison de l'atténuation dans les canaux DDR5. Un stratifié haute vitesse à faible perte peut être bénéfique, ou des stratifiés avec des tissages de verre étalés pour minimiser les effets de tissage de fibre à des largeurs de bande élevées.

Du côté de la simulation, un outil de simulation de diaphonie post-implantation qui s'appuie sur des modèles IBIS pour vos composants peut vous aider à évaluer l'intégrité du signal dans vos canaux de signal DDR5. La diaphonie peut être utilisée pour déterminer si l'espacement des lignes est approprié compte tenu de l'empilement et de la distance par rapport à la référence pour les lignes de signal. Le même outil de simulation peut être utilisé pour analyser les réflexions, ce qui est important dans une topologie multi-chute dominée par les réflexions trouvée dans DDR5, bien que cela dépende moins des modèles IBIS et plus de la modélisation du signal injecté dans un canal, ce qui pourrait être fait numériquement dans le simulateur approprié.

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