디커플링 커패시터 및 바이패스 배치 지침

전력 무결성 문제는 일반적으로 전원 공급 장치의 관점에서 바라보지만, IC의 출력을 살펴보는 것도 마찬가지로 중요합니다. 디커플링 및 바이패스 커패시터는 PDN에서 보이는 전력 변동을 보상하기 위해 사용되며, 이는 신호 수준이 일관되고 IC의 전원/접지 핀에서 일정한 전압이 유지되도록 합니다. 우리는 다음 PCB에서 이러한 구성 요소를 성공적으로 사용할 수 있도록 중요한 바이패스 및 디커플링 커패시터 설계 지침을 정리했습니다. 이 블로그에서는 바이패스 커패시터와 디커플링 커패시터의 차이점을 다룰 것입니다.

두 가지 관련된 전력 무결성 문제

디커플링 및 바이패스 커패시터는 두 가지 다른 전력 무결성 문제를 해결하기 위해 사용됩니다. 이러한 전력 무결성 문제는 관련이 있지만, 다른 방식으로 나타납니다. 첫 번째로 주목할 점은 전력 무결성을 위해 사용되는 “디커플링 커패시터”와 “바이패스 커패시터”라는 용어가 잘못된 명칭이라는 것입니다; 이들은 실제로 어떤 것도 디커플링하거나 바이패스하지 않습니다. 또한, 이들은 “노이즈”를 접지로 전달하지 않으며; 단순히 노이즈 변동을 보상하기 위해 시간에 따라 충전 및 방전됩니다. 이 용어들은 전력 무결성 전략의 일부로서 이 커패시터들의 기능을 나타냅니다.

먼저, 디커플링 캐패시터를 고려해 보세요. PCB 디커플링 캐패시터 배치의 목적은 일반적으로 저주파 전원 공급 잡음, PDN에서의 링잉, 그리고 PDN의 다른 전압 변동에 대해 전원 레일/플레인과 접지 플레인 사이의 전압이 일정하게 유지되도록 하는 것으로 언급됩니다. 전원과 접지 플레인 사이에 배치될 때, 디커플링 캐패시터는 플레인과 병렬로 연결되어 전체 PDN 용량을 증가시킵니다. 실제로, 그들은 불충분한 플레인 간 용량을 보상하고 PDN 임피던스를 줄여 PDN 전압의 링잉이 최소화되도록 합니다.

이제 바이패스 커패시터를 고려해 보겠습니다. 바이패스 커패시터도 PDN과 구동 IC 내에서 일정한 전압을 유지하려는 목적으로 사용되지만, 보상하는 전압은 출력 핀과 PCB 접지면 사이의 전압입니다. 바이패스 커패시터는 전원 공급 핀과 IC의 접지 연결 사이에 배치되지만, 수행하는 기능은 다릅니다. 즉, 커패시터-대-접지 바운스를 방지하는 것입니다. 디지털 IC 스위치로서, 본드 와이어, 패키지, 핀의 기생 인덕턴스로 인해 드라이버의 출력과 접지 사이의 전압이 증가합니다. 바이패스 커패시터는 접지 바운스 전압과 반대 방향을 가리키는 전압을 출력하여, 이상적으로는 전체 전압 변동이 합산되어 제로가 되도록 합니다.

위의 모델에서는 바이패스 커패시터(CB)와 IC 패키지/그라운드 연결에 있는 누설 인덕턴스 L1을 포함하는 폐쇄 루프가 있습니다. 출력 핀과 그라운드 평면 사이에서 측정되는 그라운드 바운스 전압 V(GB)에 주목하세요. 나머지 인덕턴스는 모두 기생적이며, 바이패스 커패시터가 그라운드 바운스를 보상하기 위한 응답 시간에 영향을 미칩니다. 이상적인 모델에서, 바이패스 커패시터에 의해 보이는 전압은 스위칭 중에 누설 인덕터 L1에 의해 생성된 그라운드 바운스 전압을 보상할 것입니다.

바이패스 커패시터 배치 지침

캐패시터에서 그라운드로의 바운스가 발생하는 방식을 살펴보면, 바이패스 캐패시터를 어디에 배치해야 하는지 명확해야 합니다. 위 회로 모델의 기생 인덕턴스 때문에, 바이패스 캐패시터는 이러한 인덕턴스를 최소화하기 위해 전원 및 그라운드 핀에 가능한 가깝게 배치되어야 합니다. 이는 많은 응용 노트와 구성 요소 데이터시트에서 찾을 수 있는 조언과 일치합니다.

기생 인덕턴스와 관련하여 고려해야 할 또 다른 측면은 IC로의 연결이 어떻게 라우팅되는지입니다. 캐패시터에서 IC 핀으로 짧은 트레이스를 라우팅하는 대신, 캐패시터를 비아를 통해 그라운드 및 전원 평면에 직접 연결해야 합니다. 이 배치에서 패드 및 트레이스 간격 요구 사항을 준수해야 합니다.

왜 이런 경우가 발생할까요? 이유는 접지/전원 평면 배열(평면이 인접한 층에 있는 한)이 매우 낮은 기생 인덕턴스를 가지기 때문입니다. 실제로, 이것은 보드에서 가장 낮은 기생 인덕턴스의 원천입니다. 바이패스 커패시터를 보드의 하단에 배치할 수 있다면 더 나은 배열을 구현할 수 있을 것입니다.

디커플링 커패시터 설계 지침

PDN에서 필요한 PCB 디커플링 캐패시터의 크기를 결정한 후에는 입력 전압 변동을 보상할 수 있도록 어딘가에 배치해야 합니다. 실제로 여러 개를 사용하는 것이 가장 좋으며, 이들은 병렬로 배치되며 병렬 배치는 더 낮은 유효 직렬 인덕턴스를 제공합니다.

이전 지침에서는 보드의 어느 곳에나 배치할 수 있다고 말했습니다. 그러나 이렇게 하면 디커플링 캐패시터와 대상 IC 사이의 기생 인덕턴스가 증가하여 PDN 임피던스와 EMI에 대한 민감도가 증가할 수 있으므로 주의해야 합니다. 대신, 빠른 에지 속도를 가진 IC의 경우 대상 IC에 더 가까이 배치해야 합니다. 아래 이미지는 IC 근처에 전형적인 바이패스 및 디커플링 캐패시터 배치를 보여줍니다. 이는 모든 신호 경로에서 캐패시터와 IC 사이의 기생 인덕턴스가 매우 낮기 때문에 고속 회로에 대한 하나의 최적 배치입니다.

이것은 측면에서 본 모습이며 패드의 이상하게 보이는 배열을 보여주지만, 평면과 표면층 사이의 연결이 중요한 포인트입니다. 표면층이 아닌 내부층으로 라우팅하는 것은 루프 인덕턴스를 최소화합니다.

PDN 임피던스 모델링 시 주의하세요

PDN 임피던스는 PDN에서 전력과 접지 사이에서 측정된 모든 순간 전압 링잉의 크기를 결정합니다. 그러나 바이패스 커패시터도 전력과 접지 사이에 연결되므로 PDN의 일부입니다! 바이패스 및 디커플링 커패시터 배치뿐만 아니라 기생 커패시턴스와 인덕턴스도 PDN의 임피던스 스펙트럼을 결정하게 되며, 이는 공진과 반공진의 복잡한 구조를 만들어냅니다.

PDN 최적화 도구를 온라인에서 찾을 수 있지만, 이들은 모든 기생 회로 요소가 0이라고 가정하는데, 이는 현실과 일치하지 않습니다. 회로 모델에서는 디커플링/바이패스 커패시터를 어떻게 배열하든 (작은 것부터 큰 것까지 또는 그 반대로) 중요하지 않습니다. 실제 레이아웃에서는 위에서 논의된 바와 같이 기생 요소가 중요하며, 특히 고속/저레벨 IC에 대해서는 더욱 그렇습니다.

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