Wytyczne dotyczące układu PCB, trasowania i integralności sygnału DDR5

Ogłoszenie wydania standardu DDR5 miało miejsce w lipcu 2020 roku, około 18 miesięcy po ogłoszeniu rozwoju pierwszego modułu RAM zgodnego z proponowanym standardem. Standard ten umożliwia osiągnięcie szczytowych prędkości przekraczających 5200 MT/sek/pin (w porównaniu do 3200 MT/sek/pin w DDR4), z prędkościami ocenianymi przez JEDEC do 6400 MT/sek/pin oraz zwiększoną przepustowością kanału do 300 GB/s. Popyt na tę nową generację pamięci o pojemnościach 8, 16 i 32 GB powinien przewyższyć ten dla wcześniejszych generacji, w miarę komercjalizacji technologii.

Wyższe prędkości, niższe napięcia zasilania i większe straty w kanale tworzą ścisłe marginesy i tolerancje w układzie i projekcie PCB DDR5, ale integralność sygnału kanałów DDR5 może być nadal oceniana za pomocą powszechnych metryk integralności sygnału. Jest wiele do omówienia w tej dziedzinie, ale w tym artykule skupimy się na kluczowych wytycznych dotyczących układu i trasowania PCB DDR5, które pomogą zapewnić integralność sygnału w DDR5, jak również na ważnych metrykach integralności sygnału w kanałach DDR5.

Diagramy okienkowe DDR5 i odpowiedzi impulsowe

Istnieją dwie ważne symulacje, które są używane do badania integralności sygnału w kanałach DDR5: diagram oka i odpowiedź impulsowa. Diagram oka może być symulowany lub mierzony, podobnie jak odpowiedź impulsowa w zakończonym kanale. Oba mierzą zdolność kanału do przesyłania pojedynczego bitu oraz strumienia bitów przez kanał i pozwalają na ocenę analitycznego modelu kanału pod kątem przyczynowości. Poniższa tabela podsumowuje ważne informacje, które można określić z tych pomiarów/symulacji.

Aby dowiedzieć się więcej o niektórych specyfikacjach technicznych kanałów DDR5 w krótkim porównaniu z wcześniejszymi generacjami DDR, zapoznaj się z tym artykułem.

Diagramy oka w integralności sygnału DDR5

Główne metryki wydobywane z diagramu oka to otwarcie oka i wskaźnik błędów bitowych (BER). Otwarcie oka można wykreślić w centrum oka i jest zwykle używane jako miara jakości kanału. Ważne punkty, które można bezpośrednio wydobyć z przecięć sygnałów, to jitter amplitudy i jitter czasowy, oba wskazujące na ISI oraz niektóre źródła zniekształceń lub strat. Gdy jitter czasowy i szum amplitudy są wysokie, diagram oka będzie bardziej zamknięty. Poprawa głównych metryk integralności sygnału w kanale (straty, dyspersja dielektryczna, rozszerzenie pasma dopasowania impedancji do wyższych częstotliwości) powinna poprawić obie wspomniane metryki i tym samym bardziej w pełni otworzyć oko, prowadząc do niższego wskaźnika błędów bitowych.

• Dowiedz się więcej o diagramach oka

Odpowiedzi impulsowe w integralności sygnału DDR5

Odpowiedzi impulsowe rozważają reakcję kanału w izolacji, gdy jest on zasilany szybkim impulsem. Chociaż ważne jest ocenianie pseudolosowego strumienia bitów, tak jak robiłoby się to na diagramie oka, odpowiedź impulsowa jest bardziej podstawowa. Ujawnia informacje o tym, jak kanał przesyła pojedynczy bit z określoną szybkością zmiany krawędzi (pasmo) przez kanał i do odbiornika. Odpowiedź impulsowa kanału będzie zależeć od impedancji kanału, pasma przenoszenia w porównaniu do pasma sygnału, całkowitych strat w kanale oraz dyspersji. Sygnały DDR5 kładą większy nacisk na straty zależne od odbicia w odbiorniku niż typowe kanały szeregowe, co można zobaczyć w szybkości zmiany krawędzi odpowiedzi impulsowej.

• Dowiedz się więcej o funkcjach odpowiedzi impulsowej

Ważnym powodem, dla którego należy użyć symulacji odpowiedzi impulsowej dla proponowanego projektu kanału DDR5 lub z wyekstrahowanego modelu kanału, jest ocena przyczynowości kanału. Model określony na podstawie parametrów S kanału mógłby wyprodukować odpowiedź nieprzyczynową w kanale, dlatego konieczna byłaby pewna korekta (okienkowanie), aby zmodyfikować model kanału, jeśli obecne są artefakty nieprzyczynowe. Przeczytaj więcej na ten temat w niedawnym artykule Jasona Ellisona.

Proces analizy SI w kanale DDR5 (lub innym kanale wysokiej prędkości) obejmowałby:

1. Projektowanie kanałów i testowanie/symulacja
2. Ekstrakcja modelu z symulowanej pełnozakresowej odpowiedzi impulsowej lub z pomiarów parametrów S
3. Weryfikacja i korekta przyczynowości modelu
4. Symulacja i testowanie diagramu oka
5. Modyfikacja projektu kanału
6. Powtarzaj, aż do osiągnięcia zgodności kanału

Równoważenie sprzężenia zwrotnego decyzji (DFE) na liniach DQ

Jedną z największych zmian (moim zdaniem) w architekturze DDR jest użycie równoważenia sprzężenia zwrotnego decyzji (DFE) do pokonania strat i dyspersji na liniach DQ w magistrali DDR5. Koncepcyjnie, najprostszym sposobem na pokonanie zniekształceń w sygnałach cyfrowych jest przepuszczenie tłumionego sygnału przez filtr górnoprzepustowy. Dlatego filtr RC równoległy może być użyty jako prosty korektor. Ale w DDR5, gdzie szerokości pasma sygnałów cyfrowych są znacznie wyższe, DFE jest bardziej efektywne i jest włączane po stronie odbiorczej kanału. Powodem użycia DFE jest to, że te kanały mogą potrzebować być stosunkowo krótkie w porównaniu do kanałów szeregowych, i DFE jest efektywne, gdy straty odbiciowe są znaczące w ogólnych stratach kanału.

DDR5 będzie nadal wykorzystywać jednostronne sieci, ale idealnie powinny one mieć krótszą długość kanału niż wcześniejsze generacje DDR. Przy wysokich prędkościach obecnych w kanałach DDR5, dominujące zachowanie odbić i dyspersja łączą się, tworząc znaczące zakłócenia międzysymbolowe (ISI), jeśli ścieżki nie są odpowiednio zakończone, jak pokazano powyżej w sekcji na temat odpowiedzi impulsowych. ISI powoduje, że poziomy sygnału wydają się zniekształcone, oprócz zniekształcenia kształtu spowodowanego dyspersją i odbiciami, a każdy impuls cyfrowy zaczyna wyglądać jak półgaussowski impuls po stronie odbiorczej w niezrównanym kanale. Końcowym efektem jest to, że diagram oka dla kanału zaczyna się zamykać, gdy straty dominujące przez odbicia i zniekształcenia związane z dyspersją się kumulują.

Aby pokonać zniekształcenia sygnału i ISI, do architektury DRAM włączany jest schemat wyrównywania, zarówno po stronie nadawczej, jak i odbiorczej, podobnie jak w przypadku niektórych kontrolerów DDR3 i DDR4. Do wyrównywania po stronie odbiorczej można użyć wyrównywania sprzężenia zwrotnego decyzji (DFE) lub ciągłego liniowego wyrównywania czasowego (CTLE), lub wyrównywania przekazującego (FFE) po stronie nadawczej. Należy zauważyć, że CTLE nie jest idealne dla kanałów zdominowanych przez odbicia, dlatego DDR5 przyjmuje DFE jako metodę wyrównywania.

Pomiar diagramu oka.

Wytyczne układu PCB DDR5 dla zredukowanego tłumienia sygnału

Istnieją inne źródła zakłóceń w kanałach DDR5, które stają się jeszcze bardziej problematyczne niż w poprzednich generacjach, zwłaszcza biorąc pod uwagę wyższe prędkości wymagane do obsługi wyższych szybkości transmisji danych i pasm sygnałowych. Istnieją trzy główne wytyczne układu PCB DDR5, które będą miały priorytet w tych projektach.

• Dokładne zakończenie i kontrola impedancji rozciągająca się na wysokie pasma jest wymagana, aby tłumić odbicia w wymaganym paśmie.
• Dostarczanie energii jest również kluczowe w projektowaniu PCB DDR5. Moduły DDR5 będą zawierać układ zarządzania zasilaniem, który odbiera 12 V i wyprowadza 1,1 V do układów IC DIMM. Przesuwa to integralność zasilania na poziom modułu DDR5, z dala od płyty głównej.
• Optuj za krótszymi ścieżkami ze względu na tłumienie w kanałach DDR5. Niskie straty laminatu wysokiej prędkości mogą być korzystne, lub laminaty z rozproszonymi splotami szklanymi, aby zminimalizować efekty splotu włókien przy wysokich pasmach.

Po stronie symulacji, narzędzie do symulacji przesłuchu po układzie, które korzysta z modeli IBIS dla twoich komponentów, może pomóc ocenić integralność sygnału w twoich kanałach sygnałowych DDR5. Przesłuch może być użyty do określenia, czy odstępy między liniami są odpowiednie, biorąc pod uwagę układ warstw i odległość do odniesienia dla linii sygnałowych. To samo narzędzie symulacyjne może być użyte do analizy odbić, co jest ważne w topologii z dominującymi odbiciami wielokrotnymi znalezionymi w DDR5, chociaż jest to mniej zależne od modeli IBIS, a bardziej od modelowania sygnału wprowadzanego do kanału, co może być wykonane numerycznie w odpowiednim symulatorze.

GDDR5 dla GPU

Mocne narzędzia do układania i trasowania PCB w Altium Designer^® są zaprojektowane dla aplikacji takich jak kanały SerDes, projektowanie PCB DDR5 i inne zaawansowane obszary. Altium Designer zawiera potężny menedżer układu warstw z solverem pola do kontrolowania impedancji na twojej płytce podczas trasowania, i będziesz miał dostęp do narzędzi symulacji po układzie, które pomogą ci zidentyfikować problemy z integralnością sygnału na twojej płytce.

Teraz możesz pobrać darmową wersję próbną Altium Designer i dowiedzieć się więcej o najlepszych w branży narzędziach do projektowania układów, symulacji i planowania produkcji. Porozmawiaj z ekspertem Altium już dziś, aby dowiedzieć się więcej o wytycznych dotyczących układu i trasowania PCB DDR5.

Rozpocznij podróż do przejścia na Altium Designer już dziś.