Jogada de Mestre—Projetando com Sucesso Sistemas de Distribuição de Energia

No setor, o elemento de design que continua causando mais problemas é o sistema de entrega de energia (PDS, na sigla em inglês). E, como uma empresa de consultoria, nos últimos anos, a maioria dos problemas que fomos chamados para resolver sempre esteve centrada em problemas com o PDS. Como mencionado em meu blog anterior sobre trilhas de guarda e sua ineficácia, todas as vezes que fomos chamados para resolver um problema de EMI, sempre acabamos consertando o PDS.

Este artigo discutirá a evolução dos desafios de design do PDS, como eles surgiram e os métodos usados para mitigá-los. A segunda parte deste artigo aborda o design do PDS para implementações de ultra baixa potência.

Um Pouco de História e Muitos Problemas

Primeiro, algumas bases: todos os PDSs têm tanto indutância (expressa como Lp) quanto resistência (expressa como Rp) em série por onde a energia flui. Em correntes baixas, a resistência não incomoda. Em frequências baixas, a indutância também não. Assim que você começa a aumentar a frequência, a indutância se torna uma grande fonte de degradação.

Então, vamos dar um passo atrás para ver quando questões como indutância e resistência se tornaram preocupações. Mais importante, podemos ver onde o "magia negra" do design de PDS entrou em cena.

Quando começamos a usar placas de dois lados, os tempos de subida dos sinais nelas eram às vezes dezenas de nanossegundos. O conteúdo de frequência era realmente baixo e, como resultado, os traços nas placas não causavam problema. Toda a energia era roteada com traços, não com planos. Você poderia colocar um capacitor atravessando o caminho do sinal de cada CI, entre +5 e terra em cada CI, e isso era suficiente. Então, a tecnologia ECL (lógica acoplada por emissor) surgiu.

A tecnologia ECL nunca poderia funcionar sem planos nas placas porque os tempos de subida eram inferiores a um nanossegundo. É aqui que o uso de traços para distribuição de energia se tornou inaceitável. Por causa dos rápidos tempos de subida, simplesmente não era possível conectar energia com traços. Havia muita indutância. Então, desde o início da tecnologia ECL, sempre houve um par de planos de energia. Engenheiros que usavam a tecnologia ECL em seus projetos entenderam isso e usaram planos de energia.

Agora, vamos passar para a TTL (lógica transistor-transistor). Com a TTL básica, você poderia rotear a energia com trilhas. Então veio o advento da ASTTL (Advanced Schottky TTL). Era tão rápida quanto a ECL, mas os engenheiros que projetavam produtos com ela tentavam usar os mesmos métodos que usavam com a TTL lenta e os circuitos não eram estáveis. O resultado era um temível EMI (interferência eletromagnética). As pessoas tentaram usar capacitores de .1 e .01 microfarad e não funcionou. E, foi então que todas as regras de "magia negra" começaram a aparecer.

Praticamente não havia engenheiros de EMI no domínio público, e porque os engenheiros que usavam TTL não entendiam coisas como linhas de transmissão, entrega de energia e o roteamento de sinais rápidos, eles se meteram em sérios problemas. Um produto poderia falhar em um teste de EMI e o engenheiro de design perguntaria à pessoa que fazia o teste o que deveria ser feito a respeito, e o engenheiro de teste (que não entendia de design de PDS) citaria algo que alguém mais fez para melhorar o problema e isso seria anotado em uma lista e passado adiante. Essas listas foram a gênese das regras de "magia negra".

O Papel dos Capacitores no Design de PDS e Além

Um dos resultados das regras da "magia negra" era que, quando chegava a hora de projetar um PDS, as pessoas tinham a tendência de colocar muitos capacitores em suas placas na tentativa de corrigir problemas de PDS sem realmente entender como esses capacitores funcionavam ou não. É daí que vem a noção de capacitores de desacoplamento. Na realidade, esses capacitores não desacoplam nada. Em vez disso, eles fornecem uma fonte local de carga para suportar um evento de comutação.

Eles são melhor referidos como "baldes de coulomb", pois armazenam coulombs de carga usados para suportar eventos de comutação. (Um coulomb é a unidade do Sistema Internacional de Unidades de carga elétrica. É a carga transportada por uma corrente constante de um ampere em um segundo). Se os capacitores usados não forem do tamanho certo ou não funcionarem nas frequências envolvidas, o resultado é ripple em Vdd. (Vdd é o terminal da fonte de alimentação que se conecta ao final de dreno de um transistor MOS ou CMOS ou CI. É comumente o trilho mais positivo da fonte de alimentação). Um tratamento completo deste tópico aparece no artigo de Lee Ritchey para o Altium Resource, "Win at Power Delivery System Design", publicado em 17 de janeiro de 2019).

Em 1995, a faculdade de EMC da Universidade de Missouri, Rolla, (agora Universidade de Ciência e Tecnologia do Missouri) demonstrou como o uso clássico de capacitores para desviar o PDS não era eficaz na resolução de problemas de EMI (veja Referência 2). (Alta impedância significa alta ondulação e potencial EMI.) A Figura 1 mostra três curvas de impedância vs. frequência resultantes desse estudo.

Figura 1. Impedância do PDS vs Frequência do Artigo da UMR

Figura 1. Impedância do PDS vs Frequência do Artigo da UMR

Gráfico cortesia da IEEE e Todd Hubing

Na essência, capacitores de .1 e .01 microfarad melhoraram o desempenho do sistema de energia (reduziram sua impedância) até cerca de 70MHZ. A partir de 70MHZ, eles pioram a impedância e, eventualmente, não fazem mais nada. Especificamente, é a indutância parasita em série com os capacitores que os torna inúteis após uma certa frequência. O que este estudo mostrou foi que a única maneira de controlar a impedância em altas frequências (acima de 100MHZ) é usar a capacitância de plano. A quantidade de capacitância necessária pode ser determinada ao se estabelecer o número de linhas de transmissão que precisam ser acionadas ao mesmo tempo. Em linhas de transmissão comutáveis, a carga é transferida da fonte de alimentação para a linha de transmissão. A partir disso, pode-se determinar quão grande deve ser o dispositivo de armazenamento de carga (ou balde de coulomb).

Portanto, para ter uma operação estável e sem EMI, é necessário ter um PDS realmente robusto. Neste caso, robusto significa fornecer corrente em frequências muito altas (acima de 100MHZ), e isso só pode ser alcançado com a capacitância de plano. Uma maneira óbvia de criar capacitância de plano em uma PCB é adicionar duas camadas de plano para esse propósito. Essas camadas de plano podem ser um material especial, como o ZBC da Sanmina ou outros materiais desenvolvidos para esse fim. Alternativamente, quando uma PCB possui várias camadas, elas podem ser organizadas de tal forma que pares de camadas fiquem opostos um ao outro através de um pedaço de laminado ou prepreg. Qualquer método alcança os resultados desejados. A vantagem de colocar camadas de plano uma ao lado da outra, em vez de usar um material especial como o ZBC, é que nenhum prêmio é adicionado ao custo da PCB como resultado do uso do material especial.

Mas, o que você faz quando tem placas pequenas, como as placas de quatro camadas de um Xbox, onde não há espaço suficiente na placa para ter capacitância de plano? A única solução é mover a capacitância de alta qualidade para o encapsulamento do CI e o próprio die. Por décadas, empresas como AMD e Intel têm incorporado capacitância em seus componentes porque a maioria deles era destinada a placas de quatro camadas. Mas, até sete ou oito anos atrás, os fornecedores de FPGA não incorporavam capacitância em seus componentes. Isso levou à construção de várias placas que falharam. Em alguns casos, as empresas tiveram que refazer completamente seus produtos, o que resultou em janelas de produto perdidas e altos custos de NRE. Em outros casos, aquelas empresas que não podiam arcar com novas versões ou perderam completamente as janelas de mercado simplesmente saíram do negócio. Felizmente, agora, todos os principais fornecedores de FPGA “entenderam” e incorporaram capacitância em seus componentes.

O próximo grande desafio tem sido todos os ICs que possuem um bilhão de transistores e requerem 100 amperes a 0,9 volts. Assim, o desafio tem sido entregar correntes muito altas em tensões muito baixas, onde não há muita tolerância para queda de tensão. Isso significa que a necessidade de abordar a resistência voltou à cena. Isso foi alcançado reduzindo o número de camadas de sinal em um empilhamento e substituindo-as por planos de terra extras. Por exemplo, em uma placa de 22 camadas construída para um produto de monitoramento de rede de alta velocidade, as quatro camadas do meio tornaram-se planos de terra e Vdd de uma onça colocados em paralelo.

Mas, agora, até mesmo mudar o empilhamento não é suficiente. Além de olhar para a tensão terminal na saída da fonte de alimentação, há a necessidade de compensar a queda de tensão que ocorre depois disso. Para essas correntes muito altas, existem duas linhas de sentido que fazem parte de um loop de feedback. Uma linha vai para o terminal de terra e a outra vai para o terminal Vdd. Essas linhas de sentido não são conectadas na saída da fonte de alimentação. Em vez disso, elas são levadas através de alguns pinos dedicados em

o Vdd e o terra dentro do pacote do CI de modo que a tensão seja sentida no silício em vez de na placa. Quem projeta o CI deve fornecer um único pino que é isolado dos planos de Vdd e terra no pacote. Um fornecedor se refere a eles como "buracos de espião" porque permitem que você entre e meça o que acontece no die.

Hoje, não é incomum ter dois ou três bilhões de transistores em um chip. O objetivo agora não é sobre encher um chip com mais transistores, é sobre torná-los mais rápidos. Isso é tecnologia FinFET onde um MOSFET é construído em um substrato onde o portão é colocado em dois, três ou quatro lados do canal ou é envolvido ao redor do canal formando uma estrutura de portão duplo. Nesta arquitetura, você tem portões muito estreitos de 14nm e o canal se ergue em dois lados. É assim que os fabricantes de chips alcançam essas dimensões muito pequenas. Esta é também a razão pela qual a tensão tem que cair porque as espessuras do óxido são tais que não podem tolerar tensões muito altas e há uma quebra entre a fonte e o dreno. Esta é a tecnologia que está impulsionando 56Gbps—muitos transistores em dimensões muito pequenas com camadas de óxido muito finas. É tudo sobre desempenho e fazer as coisas comutarem mais rápido.

Resumo

Ao longo da história dos projetos de PDS, passamos de não precisar nos preocupar com resistência ou indutância, para ter que nos preocupar com resistência e, mais tarde, com indutância, e agora precisamos nos preocupar novamente com resistência. A abordagem de pin-on-chip trata da resistência e os fabricantes de chips têm fornecido isso nos últimos sete ou oito anos. Eles sabem que precisam assumir os problemas de PDS dentro do pacote. Ainda assim, como na maioria dos aspectos da nossa tecnologia, é uma boa ideia pedir aos fornecedores de IC que forneçam uma placa de demonstração que mostre como o IC funciona da maneira que você precisa antes de comprometer o silício com a sua placa.

Referência

1. Ritchey, Lee W. e Zasio, John J., “Right The First Time, A Practical Handbook on High-Speed PCB and System Design, Volumes 1 e 2.” 2. Hubing, Todd, etal, “PWB Power Structures: Theory and Design,” Universidade de Missouri, Rolla, Novembro de 1999.

Quer saber mais sobre como a Altium pode ajudá-lo com o seu próximo design de PCB? Fale com um especialista na Altium.