파워 플레이—전력 공급 시스템을 성공적으로 설계하기

산업 전반에서 가장 문제를 일으키는 설계 요소는 전력 전달 시스템(PDS)입니다. 그리고 컨설팅 회사로서, 지난 몇 년 동안 우리가 해결하기 위해 호출된 문제의 대부분은 항상 PDS 문제에 중심을 두고 있었습니다. 제가 이전 블로그에서 가드 트레이스와 그 비효율성에 대해 언급했듯이, EMI 문제를 해결하기 위해 호출될 때마다 우리는 항상 PDS를 수정하는 데에 집중했습니다.

이 기사는 PDS 설계 도전의 진화, 그것이 어떻게 발생했는지, 그리고 그것들을 완화하기 위해 사용된 방법들에 대해 논의할 것입니다. 이 기사의 두 번째 부분은 초저전력 구현을 위한 PDS 설계에 대해 다룹니다.

조금의 역사와 많은 문제들

먼저, 기초를 다집니다: 모든 PDS는 전력이 흐르는 곳과 직렬로 인덕턴스( Lp로 표현됨)와 저항( Rp로 표현됨)을 가지고 있습니다. 저전류에서는 저항이 문제가 되지 않습니다. 저주파수에서는 인덕턴스가 문제가 되지 않습니다. 주파수를 올리기 시작하면 인덕턴스가 주요한 열화의 원인이 됩니다.

그러니, 인덕턴스와 저항과 같은 것들이 우려의 대상이 되기 시작한 시점으로 조금 물러나 보겠습니다. 가장 중요하게, PDS 설계의 "블랙 매직"이 언제 등장했는지 볼 수 있습니다.

양면 보드를 사용하기 시작했을 때, 그 위의 신호들의 상승 시간은 때때로 수십 나노초에 이르렀습니다. 주파수 내용이 정말 낮았고, 결과적으로 보드 위의 트레이스들이 문제를 일으키지 않았습니다. 모든 전력은 평면이 아닌 트레이스로 라우팅되었습니다. 각 IC의 경로를 따라, 각 IC의 +5와 그라운드 사이에 커패시터를 놓는 것으로 충분했습니다. 그러다가 ECL(에미터 결합 논리)이 등장했습니다.

ECL 기술은 보드에 평면이 없으면 절대 작동할 수 없었습니다. 왜냐하면 상승 시간이 나노초 미만이었기 때문입니다. 이것이 전력 분배를 위한 트레이스 사용이 용납될 수 없게 된 지점입니다. 빠른 상승 시간 때문에, 단순히 트레이스로 전력을 연결할 수 없었습니다. 인덕턴스가 너무 많았습니다. 그래서 ECL 기술의 매우 초기부터 항상 전력 평면 쌍이 있었습니다. ECL 기술을 설계에 사용하는 엔지니어들은 이를 이해하고 전력 평면을 사용했습니다.

이제 TTL(트랜지스터 대 트랜지스터 논리)로 넘어가 보겠습니다. 기본 TTL에서는 전력을 트레이스로 라우팅할 수 있었습니다. 그러다 ASTTL(고급 슈토키 TTL)의 등장으로 변화가 생겼습니다. ASTTL은 ECL만큼 빨랐지만, 이를 사용하여 제품을 설계하는 엔지니어들이 느린 TTL을 사용할 때와 같은 방법을 시도했고, 회로가 안정적이지 않았습니다. 그 결과는 무서운 EMI(전자기 간섭)였습니다. 사람들은 0.1과 0.01 마이크로패럿 캐패시터를 사용해 보았지만 효과가 없었습니다. 그리고, 그때부터 모든 '블랙 매직' 규칙들이 등장하기 시작했습니다.

공개 분야에 EMI 엔지니어는 거의 없었고, TTL을 사용하는 엔지니어들이 전송선, 전력 전달 및 빠른 신호의 라우팅과 같은 것들을 이해하지 못했기 때문에 실제로 큰 문제에 봉착했습니다. 제품이 EMI 테스트 범위에서 실패하면 설계 엔지니어가 테스트를 수행하는 사람에게 어떻게 해야 할지 물었고, PDS 설계를 이해하지 못하는 테스트 엔지니어는 다른 누군가가 문제를 개선하기 위해 한 것을 인용하여 목록에 기록하고 주변에 전달했습니다. 이 목록들이 "블랙 매직" 규칙의 기원이었습니다.

PDS 설계 및 그 너머에서 캐패시터의 역할

"블랙 매직" 규칙의 결과 중 하나는 PDS를 설계할 때 사람들이 PDS 문제를 해결하려고 시도하면서 정말로 그 커패시터들이 어떻게 기능하는지 이해하지 못한 채 보드에 많은 커패시터를 배치하는 경향이 있었다는 것입니다. 여기서 디커플링 커패시터의 개념이 나왔습니다. 실제로 이 커패시터들은 어떤 것도 디커플링하지 않습니다. 대신, 스위칭 이벤트를 지원하기 위한 지역적인 전하 공급원을 제공합니다.

이들은 "쿨롱 버킷"으로 더 잘 불리는 것이 적절합니다. 왜냐하면 스위칭 이벤트를 지원하기 위해 사용되는 쿨롱의 전하를 저장하기 때문입니다. (쿨롱은 국제 단위 체계에서 전하의 단위입니다. 1초 동안 1암페어의 일정한 전류에 의해 운반되는 전하입니다). 사용된 커패시터가 적절한 크기가 아니거나 관련된 주파수에서 기능하지 않으면, 결과적으로 Vdd에 리플이 발생합니다. (Vdd는 전원 공급 장치의 단자로, MOS 또는 CMOS 트랜지스터 또는 IC의 드레인 끝에 연결됩니다. 일반적으로 전원 공급 장치의 가장 양성 레일입니다). 이 주제에 대한 철저한 처리는 Lee Ritchey의 Altium Resource 기사, "Win at Power Delivery System Design," 2019년 1월 17일에 게시된 것에서 확인할 수 있습니다).

1995년, 미주리 대학교 롤라의 EMC 학부(현재는 미주리 과학기술 대학교)는 PDS를 우회하기 위해 커패시터를 전통적으로 사용하는 방법이 EMI 문제를 해결하는 데 효과적이지 않음을 보여주었습니다(참조 2 참조). (높은 임피던스는 높은 리플과 잠재적 EMI를 의미합니다.) 그림 1은 해당 연구에서 나온 세 개의 임피던스 대 주파수 곡선을 보여줍니다.

그림 1. UMR 논문에서의 PDS 임피던스 대 주파수

그림 1. UMR 논문에서의 PDS 임피던스 대 주파수

IEEE 및 Todd Hubing의 차트 제공

본질적으로, 0.1과 0.01 마이크로패럿 캐패시터는 전력 시스템의 성능을 향상시켰습니다(임피던스를 감소시켰습니다) 대략 70MHZ까지입니다. 70MHZ 이상에서는 임피던스를 악화시키고 결국에는 아무런 효과도 없게 됩니다. 구체적으로, 캐패시터와 직렬로 연결된 기생 인덕턴스 때문에 특정 주파수 이후에는 쓸모없게 됩니다. 이 연구에서 밝혀진 바는 고주파수(100MHZ 이상)에서 임피던스를 제어하는 유일한 방법은 평면 캐패시턴스를 사용하는 것입니다. 필요한 캐패시턴스의 양은 한 번에 구동해야 하는 전송선의 수를 결정함으로써 알 수 있습니다. 스위칭 전송선에서는 전력 공급원에서 전송선으로 전하가 이동합니다. 이로부터, 전하 저장 장치(또는 쿨롱 버킷)의 크기가 얼마나 커야 하는지 결정할 수 있습니다.

안정적인 작동과 전자기 간섭(EMI)이 없으려면 정말 견고한 PDS가 있어야 합니다. 이 경우, 견고함은 매우 높은 주파수(100MHz 이상)에서 전류를 공급할 수 있다는 것을 의미하며, 이는 평면 커패시턴스를 통해서만 달성될 수 있습니다. PCB에서 평면 커패시턴스를 생성하는 명백한 방법은 그 목적을 위해 두 개의 평면 레이어를 추가하는 것입니다. 이러한 평면 레이어는 Sanmina의 ZBC와 같은 특수 재료나 이 목적을 위해 개발된 다른 재료일 수 있습니다. 또는, PCB에 여러 평면이 있는 경우, 평면 쌍이 라미네이트나 프리프레그를 통해 서로 마주 보도록 배열될 수 있습니다. 어느 방법이든 원하는 결과를 달성합니다. ZBC와 같은 특수 재료를 사용하는 것보다 평면 레이어를 서로 옆에 배치하는 것의 장점은 특수 재료 사용으로 인해 PCB 비용에 추가 비용이 발생하지 않는다는 것입니다.

하지만, Xbox의 4층 보드와 같이 작은 보드를 가지고 있을 때, 평면 커패시턴스를 가질 충분한 보드 공간이 없다면 어떻게 해야 할까요? 유일한 해결책은 고품질 커패시턴스를 IC 패키지와 다이 자체로 옮기는 것입니다. 수십 년 동안 AMD와 Intel과 같은 회사들은 대부분의 부품이 4층 보드에 탑재되었기 때문에 부품에 커패시턴스를 내장해 왔습니다. 하지만, 7~8년 전까지만 해도 FPGA 공급업체들은 부품에 커패시턴스를 내장하지 않았습니다. 이로 인해 실패한 보드들이 많이 제작되었습니다. 어떤 경우에는, 회사들이 제품을 완전히 다시 설계해야 했으며, 이로 인해 제품 출시 시기를 놓치고 높은 NRE 비용이 발생했습니다. 다른 경우에는, 재설계를 감당할 수 없거나 시장 출시 시기를 완전히 놓친 회사들은 그냥 폐업해 버렸습니다. 다행히도, 이제 모든 주요 FPGA 공급업체들은 이를 "이해"하고 부품에 커패시턴스를 내장하고 있습니다.

다음 큰 도전은 10억 개의 트랜지스터를 가지고 있으며 0.9볼트에서 100암페어를 요구하는 IC들이었습니다. 따라서, 도전은 매우 낮은 전압에서 매우 높은 전류를 전달하는 것이었는데, 여기서 전압 강하에 대한 허용 오차가 거의 없습니다. 이는 저항을 다루는 필요성이 다시 등장했음을 의미합니다. 이는 스택업에서 신호 레이어의 수를 줄이고 추가적인 접지면으로 교체함으로써 달성되었습니다. 예를 들어, 고속 네트워크 모니터링 제품을 위해 제작된 22층 보드에서 중간의 네 층은 병렬로 배치된 한 온스 Vdd와 접지면이 되었습니다.

하지만, 이제 스택업을 변경하는 것만으로는 충분하지 않습니다. 전원 공급 장치의 출력에서의 단말 전압을 살펴보는 것을 넘어서, 그 이후에 발생하는 전압 강하를 보상할 필요가 있습니다. 이러한 매우 높은 전류에 대해, 피드백 루프의 일부인 두 개의 센스 라인이 있습니다. 한 라인은 접지 단자로 가고 다른 하나는 Vdd 단자로 갑니다. 이 센스 라인들은 전원 공급 장치의 출력에서 연결되지 않습니다. 대신, 그들은 전용 핀 몇 개를 통해 전체적으로 연결됩니다.

IC 패키지 내부의 Vdd와 접지를 분리하여 전압이 보드가 아닌 실리콘에서 감지되도록 합니다. IC를 설계하는 사람은 패키지 내의 Vdd와 접지 평면으로부터 분리된 단일 핀을 제공해야 합니다. 한 제조업체는 이를 "구멍"이라고 부릅니다. 왜냐하면 이를 통해 들어가서 다이에서 발생하는 일을 측정할 수 있기 때문입니다.

오늘날, 칩에 20억 개 이상의 트랜지스터를 가지고 있는 것은 드문 일이 아닙니다. 이제 목표는 칩에 더 많은 트랜지스터를 밀어 넣는 것이 아니라, 그것들을 더 빠르게 만드는 것입니다. 이것이 FinFET 기술입니다. 여기서 MOSFET은 게이트가 채널의 두, 세, 또는 네 면에 배치되거나 채널 주위를 감싸는 이중 게이트 구조를 형성하는 기판 위에 구축됩니다. 이 아키텍처에서는 14nm의 매우 좁은 게이트를 가지고 있고 채널이 두 면에서 서 있습니다. 이것이 바로 칩 제조업체가 이러한 매우 작은 치수를 달성하는 방법입니다. 이것이 또한 전압이 떨어져야 하는 이유입니다. 산화물 두께가 매우 높은 전압을 견딜 수 없을 정도로 얇아서 소스와 드레인 사이에 붕괴가 발생하기 때문입니다. 이것이 56Gbps를 주도하는 기술입니다—매우 작은 치수에 매우 얇은 산화물 층을 가진 많은 트랜지스터들. 이 모든 것은 성능에 관한 것이며, 스위칭을 더 빠르게 만드는 것입니다.

요약

PDS 설계의 역사를 거치며, 우리는 저항이나 인덕턴스에 대해 신경 쓸 필요가 없었던 시절부터 저항에 신경 써야 했던 시기를 거쳐 인덕턴스에도 신경 써야 하게 되었고, 이제 다시 저항에 대해 신경 써야 하는 시대에 이르렀습니다. 칩 위의 핀 접근 방식은 저항 문제를 해결하며, 칩 제조업체들은 지난 7~8년 동안 이를 제공해 왔습니다. 그들은 패키지 내부의 PDS 문제를 스스로 해결해야 한다는 것을 알고 있습니다. 그러나 우리 기술의 대부분의 측면과 마찬가지로, 실리콘을 보드에 투입하기 전에 IC 공급업체에게 IC가 필요한 방식대로 작동하는지 보여주는 데모 보드를 제공해 달라고 요청하는 것이 좋습니다.

참고

1. Ritchey, Lee W. and Zasio, John J., “처음부터 올바르게, 고속 PCB 및 시스템 설계에 관한 실용적인 핸드북, 제1권 및 제2권.” 2. Hubing, Todd, etal, “PWB 전력 구조: 이론 및 설계,” 미주리 대학교, 롤라, 1999년 11월.

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