パワープレイ - 電力供給システムの成功設計

業界全体を通じて、最も問題を引き起こし続ける設計要素は電力供給システム（PDS）です。そして、コンサルティング会社として、過去数年間にわたり私たちが解決に呼び出された問題の大半は、常にPDSの問題に集中していました。以前のブログで述べたガードトレースとその非効率性についての話と同様に、EMIの問題を解決するために呼び出されるたびに、私たちは常にPDSの修正に取り組んできました。

この記事では、PDS設計の課題がどのようにして生じ、それらを軽減するために使用された方法について議論します。この記事の第2部では、超低電力実装のためのPDS設計について取り上げます。

少しの歴史と多くの問題

まず、基本から：すべてのPDSには、電力が流れる場所と直列にインダクタンス（Lpとして表される）と抵抗（Rpとして表される）があります。低電流では、抵抗は問題になりません。低周波数では、インダクタンスも問題になりません。周波数を上げ始めると、インダクタンスは劣化の主要な原因となります。

では、インダクタンスや抵抗が問題となり始めた時期を少し振り返ってみましょう。最も重要なのは、PDS設計の「ブラックマジック」がいつ登場したかを見ることです。

両面ボードの使用を開始したとき、その上の信号の立ち上がり時間は時に数十ナノ秒にも及びました。周波数成分は非常に低く、結果としてボード上のトレースは問題を引き起こしませんでした。全ての電力はトレースではなく平面で配線されていました。各ICのルートパスに、+5とグラウンドの間にキャパシタを配置するだけで十分でした。その後、ECL（エミッタ結合ロジック）が登場しました。

ECL技術は、ボード上に平面がなければ決して機能しませんでした。なぜなら、立ち上がり時間がナノ秒未満だったからです。これが、電力分配にトレースを使用することが許容されなくなった時期です。立ち上がり時間が速いため、トレースで電力を接続することはできませんでした。インダクタンスが大きすぎました。そのため、ECL技術の最初から常に電力平面ペアが存在しました。ECL技術を設計に使用するエンジニアはこれを理解し、電力平面を使用しました。

さて、TTL（トランジスタ・トランジスタ・ロジック）に移りましょう。基本的なTTLでは、トレースで電力を配線できました。その後、ASTTL（Advanced Schottky TTL）の時代が到来しました。これはECLと同じ速さでしたが、それを使用して製品を設計していたエンジニアは、遅いTTLを使用していたときと同じ方法を試み、回路が安定しませんでした。その結果、恐ろしいEMI（電磁干渉）が発生しました。人々は.1および.01マイクロファラドのキャパシタを使用してみましたが、うまくいきませんでした。そして、それがすべての「ブラックマジック」ルールが登場し始めたときです。

公共の領域にEMIエンジニアはほとんどおらず、TTLを使用していたエンジニアが伝送線、電力供給、高速信号の配線などを理解していなかったため、本当に困難な状況に陥りました。製品がEMIテストレンジで失敗すると、設計エンジニアはテストを行っている人に何をすべきか尋ね、テストエンジニア（PDS設計を理解していない）は、問題を改善するために他の誰かが行ったことを引用し、それがリストに記載されて回されました。これらのリストが「ブラックマジック」ルールの起源でした。

PDS設計およびそれ以降におけるキャパシタの役割

「ブラックマジック」のルールの結果の一つは、PDSを設計する際に、人々がPDSの問題を修正しようとして基板に多くのキャパシタを配置する傾向があったことですが、それらのキャパシタがどのように機能するか、または機能しないかを本当に理解していませんでした。ここからデカップリングキャパシタの概念が生まれました。実際には、これらのキャパシタは何もデカップリングしません。代わりに、スイッチングイベントをサポートするための局所的な電荷源を提供します。

「クーロンバケット」として言及される方が適切です。なぜなら、スイッチングイベントをサポートするために使用されるクーロンの電荷を蓄えるからです。（クーロンは、国際単位系の電荷の単位です。1アンペアの一定の電流が1秒間に運ぶ電荷です）。使用されるキャパシタが適切なサイズでない場合や、関与する周波数で機能しない場合、結果としてVddにリップルが発生します。（Vddは、MOSまたはCMOSトランジスタまたはICのドレイン端に接続される電源の端子で、通常は電源の最も正のレールです）。このトピックに関する徹底的な取り扱いは、Lee RitcheyのAltium Resourceの記事「Win at Power Delivery System Design」（2019年1月17日掲載）にあります。

1995年、ミズーリ大学ローラ校のEMC学部（現在はミズーリ科学技術大学）は、PDSをバイパスするためのコンデンサの古典的な使用がEMI問題を解決するのに効果的ではないことを示しました（参照2を参照）。(高インピーダンスは高リップルと潜在的なEMIを意味します。) 図1は、その研究から得られた3つのインピーダンス対周波数曲線を示しています。

図1. UMR論文からのPDSインピーダンス対周波数

図1. UMR論文からのPDSインピーダンス対周波数

IEEEおよびTodd Hubingの提供チャート

本質的には、0.1および0.01マイクロファラドのキャパシタは、電源システムの性能を向上させました（そのインピーダンスを減少させました）が、約70MHZまでの範囲でのみです。70MHZを超えると、インピーダンスを悪化させ、最終的には何の効果もありません。具体的には、キャパシタと直列にある寄生インダクタンスが、ある特定の周波数以降にそれらを無効にする原因となります。この研究が示したのは、高周波数（100MHZ以上）でインピーダンスを制御する唯一の方法は、平面キャパシタンスを使用することであるということです。必要なキャパシタンスの量は、一度に駆動する必要がある伝送線の数を決定することによって確認できます。スイッチング伝送線では、電源から伝送線へ電荷が移動します。これにより、電荷貯蔵装置（またはクーロンバケット）の大きさを決定することができます。

したがって、安定した動作とEMIがないためには、非常に堅牢なPDSが必要です。この場合の堅牢とは、非常に高い周波数（100MHZ以上）で電流を供給することを意味し、これは平面容量を用いることでのみ達成できます。PCBに平面容量を作成する明白な方法は、その目的のために2つの平面層を追加することです。これらの平面層は、SanminaのZBCのような特殊材料や、この目的のために開発された他の材料であることがあります。または、PCBに複数の平面がある場合、平面のペアがラミネートまたはプリプレグを挟んで互いに向かい合うように配置することができます。いずれの方法も望ましい結果を達成します。ZBCのような特殊材料を使用する代わりに平面層を隣同士に配置する利点は、特殊材料を使用する結果としてPCBコストにプレミアムが加算されないことです。

しかし、Xboxのような4層ボードのような小さなボードを扱う場合、プレーン容量を持つための十分なボードの不動産がない場合はどうすればよいでしょうか？唯一の解決策は、高品質の容量をICパッケージとダイ自体に移動することです。数十年にわたり、AMDやIntelなどの企業は、その大部分が4層ボードに搭載されるため、部品に容量を組み込んできました。しかし、7、8年前まで、FPGAベンダーは部品に容量を組み込んでいませんでした。これにより、失敗したボードが多数製造されました。場合によっては、企業は製品を完全に再設計する必要があり、製品のリリースが遅れたり、高いNREコストがかかったりしました。他のケースでは、再設計や市場の機会を逃すことができない企業は単に倒産しました。幸いなことに、現在では、すべての主要なFPGAベンダーが「理解して」おり、部品に容量が組み込まれています。

次の大きな課題は、10億個のトランジスタを持ち、0.9ボルトで100アンペアを必要とするICすべてでした。したがって、課題は非常に低い電圧で非常に高い電流を供給することであり、電圧降下に対してはあまり許容範囲がありませんでした。これは、抵抗に対処する必要性が再び浮上したことを意味します。これは、スタックアップ内の信号層の数を減らし、それらを追加のグラウンドプレーンで置き換えることによって達成されました。例えば、高速ネットワーク監視製品用に構築された22層ボードでは、中央の4層が並列に配置された1オンスのVddとグラウンドプレーンになりました。

しかし、今では、スタックアップを変更するだけでは不十分です。電源の出力端子での端子電圧を見ることを超えて、その後に発生する電圧降下を補償する必要があります。これら非常に高い電流に対しては、フィードバックループの一部である2本のセンス線があります。一方の線はグラウンド端子に、もう一方の線はVdd端子に接続されます。これらのセンス線は電源の出力で接続されていません。代わりに、

ICパッケージ内のVddとグラウンドがシリコンで感知されるようにし、ボードではなく。ICを設計する人は、パッケージ内のVddとグラウンドプレーンから隔離された単一のピンを提供する必要があります。あるベンダーはそれらを「覗き穴」と呼んでいます。なぜなら、それによってダイの内部で何が起こっているかを測定できるからです。

今日では、チップ上に20億から30億のトランジスタを搭載することは珍しくありません。現在の目標は、チップ上により多くのトランジスタを詰め込むことではなく、それらをより高速にすることです。これはFinFET技術であり、ゲートがチャネルの2つ、3つ、または4つの側面に配置されるか、またはチャネルを囲むように配置されてダブルゲート構造を形成する基板上にMOSFETが構築されます。このアーキテクチャでは、非常に狭い14nmのゲートを持ち、チャネルは2つの側面に立ち上がります。これが、チップメーカーがこれらの非常に小さな寸法を実現する方法です。これがまた、酸化膜の厚さが非常に高い電圧を耐えられないほどであり、ソースとドレインの間にブレークダウンが発生する理由でもあります。これは、非常に小さな寸法で非常に薄い酸化層を持つ多くのトランジスタを搭載し、56Gbpsを実現する技術です。これはすべて、パフォーマンスに関するものであり、スイッチングをより速くすることについてです。

要約

PDS設計の歴史を通じて、私たちは抵抗やインダクタンスを気にする必要がなかった時代から、抵抗を気にし始め、その後インダクタンスも気にするようになり、現在では再び抵抗を気にする必要があるようになりました。ピン・オン・チップアプローチは抵抗に対処し、チップメーカーは過去7、8年間それを提供してきました。彼らはパッケージ内のPDS問題を自分たちで解決する必要があることを知っています。それでも、技術のほとんどの側面と同様に、ICをボードに組み込む前に、ICが必要とする動作方法を示すデモボードをICサプライヤーに提供するよう依頼することは良い考えです。

参考文献

1. Ritchey, Lee W. and Zasio, John J., 「最初から正しく、高速PCBおよびシステム設計に関する実用ハンドブック、第1巻および第2巻。」2. Hubing, Todd, etal, 「PWB電力構造：理論と設計」、ミズーリ大学ローラ校、1999年11月。

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