DDR5 PCB 레이아웃, 라우팅 및 신호 무결성 가이드라인

DDR5 표준의 발표는 2020년 7월에 발표되었으며, 제안된 표준을 따르는 첫 RAM 모듈의 개발 발표 후 약 18개월 후였습니다. 이 표준은 DDR4의 3200 MT/sec/pin에 비해 5200 MT/sec/pin을 초과하는 최고 속도를 허용하며, JEDEC 등급 속도는 최대 6400 MT/sec/pin까지이며 채널 대역폭은 최대 300 GB/s까지 증가합니다. 이 새로운 세대의 8, 16, 32 GB 용량 메모리에 대한 수요는 기술이 더 상업화됨에 따라 이전 세대보다 앞서 나갈 것입니다.

더 빠른 속도, 낮은 공급 전압, 그리고 더 높은 채널 손실은 DDR5 PCB 레이아웃 및 설계에서 엄격한 마진과 허용 오차를 만들지만, DDR5 채널의 신호 무결성은 여전히 일반적인 신호 무결성 지표로 평가될 수 있습니다. 이 분야에서 다룰 내용이 많지만, 이 글에서는 DDR5에서 신호 무결성을 보장하는 데 도움이 될 필수 DDR5 PCB 레이아웃 및 라우팅 지침과 DDR5 채널에서 중요한 신호 무결성 지표에 초점을 맞출 것입니다.

DDR5 아이 다이어그램 및 임펄스 응답

DDR5 채널에서 신호 무결성을 검사하는 데 사용되는 두 가지 중요한 시뮬레이션은 아이 다이어그램과 임펄스 응답입니다. 아이 다이어그램은 시뮬레이션하거나 측정할 수 있으며, 종단된 채널에서 임펄스 응답도 마찬가지입니다. 두 가지 모두 채널을 통해 단일 비트와 비트 스트림을 전송하는 채널의 능력을 측정하며, 채널의 분석 모델을 인과성 측면에서 평가할 수 있게 합니다. 아래 표는 이러한 측정/시뮬레이션에서 결정할 수 있는 중요한 정보를 요약합니다.

DDR5 채널의 기술 사양과 이전 DDR 세대와의 간략한 비교에 대해 자세히 알아보려면, 이 기사를 확인하세요.

DDR5 신호 무결성에서의 아이 다이어그램

아이 다이어그램에서 추출된 주요 지표는 아이 오프닝과 비트 오류율(BER)입니다. 아이 오프닝은 아이의 중앙에서 추적할 수 있으며, 일반적으로 채널 품질의 척도로 사용됩니다. 신호 교차점에서 직접 추출할 수 있는 중요한 점은 진폭 지터와 타이밍 지터로, 둘 다 ISI와 일부 왜곡이나 손실의 원인을 나타냅니다. 타이밍 지터와 진폭 노이즈가 높을 때, 아이 다이어그램은 더 닫혀 보일 것입니다. 채널의 주요 신호 무결성 지표(손실, 유전체 분산, 임피던스 매칭 대역폭을 더 높은 주파수로 확장)를 개선하면 앞서 언급한 두 지표가 모두 개선되어 아이가 더 완전히 열리고, 따라서 비트 오류율이 낮아질 것입니다.

• 아이 다이어그램에 대해 더 알아보기

DDR5 신호 무결성에서의 임펄스 응답

임펄스 응답은 빠른 펄스로 구동될 때 채널의 독립적인 반응을 고려합니다. 아이 다이어그램에서처럼 의사랜덤 비트스트림을 평가하는 것이 중요하지만, 임펄스 응답은 더 기본적입니다. 이는 채널이 특정 엣지 속도(대역폭)를 가진 단일 비트를 채널을 통해 수신기로 어떻게 전송하는지에 대한 정보를 밝혀줍니다. 채널의 임펄스 응답은 채널 임피던스, 신호 대역폭에 비해 종단 대역폭, 채널의 총 손실, 그리고 분산에 따라 달라집니다. DDR5 신호는 일반적인 직렬 채널보다 수신기에서 반사 의존 손실에 더 큰 초점을 맞추고 있으며, 이는 임펄스 응답의 엣지 속도에서 볼 수 있습니다.

• 임펄스 응답 함수에 대해 더 알아보기

제안된 DDR5 채널 디자인이나 추출된 채널 모델에 대한 임펄스 응답 시뮬레이션을 사용하는 중요한 이유는 채널 인과성을 평가하기 위해서입니다. 채널 S-파라미터에서 결정된 모델은 채널에서 비인과적 반응을 생성할 수 있으며, 따라서 비인과적 아티팩트가 존재하는 경우 채널 모델을 수정하기 위해 일부 수정(윈도잉)이 필요할 것입니다. 이에 대해 Jason Ellison의 최근 기사에서 더 읽어보세요.

DDR5 채널(또는 다른 고속 채널)에서의 SI 분석 과정은 다음을 포함할 것입니다:

1. 채널 설계 및 테스트/시뮬레이션
2. 시뮬레이션된 전파 임펄스 응답 또는 S-파라미터 측정에서 모델 추출
3. 모델 인과성 검증 및 수정
4. 아이 다이어그램 시뮬레이션 및 테스트
5. 채널 디자인 수정
6. 채널 준수가 달성될 때까지 반복

DQ 라인에서의 결정 피드백 이퀄라이제이션 (DFE)

내 생각에 DDR 아키텍처에서 가장 큰 변화 중 하나는 DDR5 버스의 DQ 라인에서 채널 손실과 분산을 극복하기 위해 결정 피드백 이퀄라이제이션(DFE)을 사용하는 것입니다. 개념적으로, 디지털 신호의 왜곡을 극복하는 가장 쉬운 방법은 감쇠된 신호를 고역 통과 필터를 통과시키는 것입니다. 이것이 병렬 RC 필터가 간단한 이퀄라이저로 사용될 수 있는 이유입니다. 그러나 DDR5에서는 디지털 신호 대역폭이 훨씬 높기 때문에, DFE가 더 효과적이며 채널의 수신 측에 통합됩니다. DFE가 사용되는 이유는 이러한 채널이 직렬 채널에 비해 상당히 짧아야 할 수 있고, 전체 채널 손실에서 반사 손실이 중요할 때 DFE가 효과적이기 때문입니다.

DDR5는 단일 종단 네트워크를 계속 포함하지만, 이상적으로는 이전 DDR 세대보다 채널 길이가 짧아야 합니다. DDR5 채널에서 나타나는 고속에서는 반사 지배적인 행동과 분산이 결합하여, 트레이스가 제대로 종단되지 않으면 위의 충동 응답 섹션에서 설명한 것처럼 상당한 심볼 간 간섭 (ISI)을 발생시킵니다. ISI는 신호 수준이 분산과 반사로 인한 모양 왜곡뿐만 아니라 왜곡된 것처럼 보이게 하며, 각 디지털 펄스는 균등하지 않은 채널에서 수신 측에서 반-가우시안 펄스처럼 보이기 시작합니다. 최종 결과는 채널의 아이 다이어그램이 반사 지배적 손실과 분산 관련 왜곡이 누적됨에 따라 닫히기 시작한다는 것입니다.

신호 왜곡과 ISI를 극복하기 위해, DRAM 아키텍처에는 일부 DDR3 및 DDR4 컨트롤러의 경우와 유사하게 전송 또는 수신 측에 등화 방식이 포함됩니다. 수신 측에서는 결정 피드백 등화(DFE) 또는 연속 시간 선형 등화(CTLE)를 사용할 수 있으며, 전송 측에서는 전달 등화(FFE)를 사용할 수 있습니다. 반사가 지배적인 채널에는 CTLE이 이상적이지 않으므로 DDR5는 등화 방법으로 DFE를 채택합니다.

아이 다이어그램 측정.

DDR5 PCB 레이아웃 가이드라인: 신호 열화 감소 방안

DDR5 채널에서는 이전 세대보다 더 문제가 되는 노이즈 원이 있으며, 특히 더 높은 데이터 전송률과 신호 대역폭을 수용하기 위해 필요한 더 높은 속도를 고려할 때 더욱 그렇습니다. 이러한 설계에서 우선시되어야 할 DDR5 PCB 레이아웃 가이드라인은 세 가지가 있습니다.

• 정밀한 종단 및 임피던스 제어 는 필요한 대역폭 내에서 반사를 억제하기 위해 고대역폭까지 확장되어야 합니다.
• 전력 공급도 DDR5 PCB 설계에서 중요합니다. DDR5 모듈은 12V를 받아 DIMM IC에 1.1V를 출력하는 전력 관리 IC를 포함할 것입니다. 이는 전력 무결성을 메인보드에서 벗어나 DDR5 모듈 수준으로 옮깁니다.
• DDR5 채널에서의 감쇠로 인해 짧은 경로를 선택하는 것이 좋습니다. 낮은 손실의 고속 라미네이트가 유용할 수 있으며, 또는 고대역폭에서 섬유 직조 효과를 최소화하기 위해 퍼짐 유리 직조가 있는 라미네이트를 사용하는 것이 좋습니다.

시뮬레이션 측면에서, IBIS 모델을 활용하는 포스트-레이아웃 크로스토크 시뮬레이션 도구는 DDR5 신호 채널에서 신호 무결성을 평가하는 데 도움이 될 수 있습니다. 크로스토크는 신호 라인의 스택업과 참조까지의 거리를 고려할 때 라인 간격이 적절한지 결정하는 데 사용될 수 있습니다. 동일한 시뮬레이션 도구는 반사 분석에도 사용될 수 있는데, 이는 DDR5에서 발견되는 반사 지배적인 멀티-드롭 토폴로지에서 중요하지만, 이는 IBIS 모델에 덜 의존하고 채널에 주입된 신호를 모델링하는 것에 더 의존하며, 올바른 시뮬레이터에서 수치적으로 수행될 수 있습니다.

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