224G-PAM4 및 448G에서 BGA 핀 피치가 신호 무결성에 미치는 영향

PCB 산업은 제조 및 신호 무결성 측면에서 항상 반도체 패키징보다 뒤처져 있는 것 같습니다. 산업이 데모에서 생산으로 넘어가는 224G 인터페이스를 기대하면서, Ethernet Alliance와 SNIA/SSF와 같은 조직들은 초고속 데이터 속도의 다음 세대에 초점을 맞추고 있습니다. 28GHz에서 56GHz 대역폭 범위에 도달하면 신호 무결성에 영향을 미치는 주요 요인이 다시 변경되어 패키지에서 PCB 인터페이스로의 손실과 신호 왜곡이 더 많이 발생합니다.

이러한 현상은 유전체에서 구리 거칠기로의 손실 프로필 변경 때문이 아닙니다. 이유는 PCB로의 수직 전환 구조, 특히 BGA 패키지의 하단에 있는 구조들 때문입니다. BGA 팬아웃 라우팅을 위한 비아 설계는 224G-PAM4 및 차세대 448G 데이터 속도에서 신호 무결성에 큰 영향을 미치는 주요 요인입니다. 산업이 이러한 빠른 데이터 속도를 향해 나아감에 따라, 56GHz에서의 패키징 및 PCB 구조에서 신호 무결성을 결정하는 요인들은 448G에서 요구되는 더 높은 채널 대역폭에서도 적용될 것입니다.

아래에서 보듯이, 56G-NRZ와 112G-PAM에서 작동했던 BGA 및 커넥터 핀 피치와 크기가 224G-PAM4에서는 작동하지 않을 수 있으며, 448G에서는 확실히 작동하지 않을 것입니다. 이러한 구조가 신호 무결성에 어떤 영향을 미치는지, 그리고 PCB로의 MIA 및 볼-아웃 전환과 패키징 내에서 평가해야 할 중요한 지표들을 살펴보겠습니다.

224G PAM4에서 신호 무결성에 BGA 피치가 왜 중요한가?

224G PAM4 인터페이스는 56 GHz의 나이퀴스트 주파수를 가지며, 이는 채널 대역폭이 DC부터 적어도 이 값까지 확장되어야 함을 요구합니다. 56 GHz 근처에서, PCB 내 BGA 패키지에 연결된 전형적인 볼 및 비아 구조는 전자기장 공진과 거의 일치하는 크기와 길이 스케일을 가집니다. 이러한 공진에 도달하면, 우리는 심각한 대역폭 제한 효과를 보기 시작합니다. 그리고 이러한 공진이 핀 피치의 함수이기 때문에, 이제 우리는 이러한 주파수에서 작업할 때 패키지 디자인의 일부로 이를 고려해야 합니다.

• 56 GHz까지 정확한 입력 임피던스 매칭을 갖는 비아 설계는 관련된 도전입니다. 다음과 같은 이유로 관련이 있습니다:
• 56 GHz 대역폭에서 작동하는 차동 인터페이스는 대역폭 사양 전체에 걸쳐 매칭된 입력 임피던스를 요구합니다
• 비아는 56 GHz 이하에서 전자기장의 국부화 부족으로 인해 방사를 시작할 수 있습니다
• 그러면 신호 비아 주변의 전자기장 국부화를 복원하기 위해 스티칭 비아가 필요합니다
• 차동 비아 안티패드와 층 두께는 다른 주파수 범위에서 비아 입력 임피던스에 영향을 미칩니다
• 56 GHz 이상에서 더 나은 입력 임피던스 매칭과 국부화를 보장하기 위해서는 안티패드까지의 거리가 더 작아야 합니다

왜 56 GHz가 마법의 주파수인가

채널 대역폭은 BGA 핀 피치에 의해 제한되는데, 이는 핀 피치가 비아 구조에서 비TEM 모드 주파수를 결정하는 데 관여하기 때문입니다. 이는 IC 기판을 통과하여 PCB로 들어가는 비아에 적용됩니다. TEM 모드 전파의 한계에 도달하면, 그 주파수에서 벽돌벽 임피던스 불연속성이 발생합니다. 이것이 TEM 모드에서 채널 대역폭 한계를 결정합니다. 이는 레이저와 광섬유에서 잘 알려진 현상이며, 이제 우리는 PCB에서도 이와 같은 문제를 다루어야 합니다.

224G PAM4/448G 패키지에서 PCB로 들어오는 전형적인 볼과 비아 구조를 아래와 같이 살펴보겠습니다. 비아 임피던스 설정을 위한 스티칭 비아와 안티패드에 대한 제 이전 기사들을 살펴보시면, 스티칭 비아가 위치 결정에 영향을 미치며, 224G PAM4 및 448G 레인에 대한 차동 비아 주변의 스티칭 비아까지의 거리는 BGA 피치와 같다는 것을 알 수 있습니다.

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이 기하학적 구조는 패키지 볼 아웃의 각 송수신 차동 쌍 주변에 차동 동축 도파관을 생성합니다. 패키지, PCB 및 풋프린트의 구리 요소의 크기와 간격은 여러 중요한 신호 무결성 지표를 결정합니다:

• TEM 모드 컷오프 주파수
• 비아 전환 내의 그룹 지연 분산
• 차동 비아 간의 크로스토크
• 전자기장의 위치 결정
• PCB로 들어가는 반사 손실

차동 비아 쌍 중 하나로 확대해 보면, 구조의 기하학적 형태와 유효 Dk 값을 사용하여 첫 번째 비-TEM 모드 공진 주파수를 대략적으로 추정할 수 있습니다. 이 계산은 볼 피치 p를 기반으로 합니다.

BGA 패키지 하단의 비아 전환 내에서 반파장 값에 해당하는 첫 번째 비-TEM 공진 주파수를 계산할 수 있습니다:

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BGA의 피치가 1mm이고 표준 저-Dk PCB 라미네이트의 유효 Dk가 3인 경우, 첫 번째 비TEM 주파수는 다음에서 나타날 것입니다:

이는 224G PAM4 인터페이스에 필요한 최소 대역폭과 놀랍도록 가깝기 때문에, 1mm 피치가 비TEM 모드 여기와 결과적인 벽돌 벽 임피던스 불연속으로 인해 대역폭을 제한할 것이라고 의심해야 합니다. 1mm 볼 피치는 448G 채널에 대해 절대적으로 작동하지 않을 것입니다. 448G 당 레인 표준이 매우 낮은 보드율의 인터페이스를 구현하는 경우를 제외하고요.

대신에 0.8mm의 볼 피치를 사용한다면, 준-TEM 모드 전파에 대한 최대 가능 대역폭은 대략 다음과 같이 추정됩니다:

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이 기본적인 추정만으로도, 전자기파와 공진에 대한 기본 지식이 있는 누구나 핀 피치가 잠재적인 주요 대역폭 제한 요소임을 분명히 알 수 있어야 합니다. 앞으로 나오는 섹션에서 볼 수 있듯이, 데이터 속도가 높아질수록 필요한 채널 대역폭이 증가하며, 이는 더 작은 핀 피치를 요구하게 될 것입니다.

BGA 핀 피치가 채널 대역폭을 제한하는 방법

아래에 표시된 그래프의 데이터는 IEEE 802.3 작업 그룹의 일부로서 Intel에 의해 제공됩니다.

TEM 컷오프 주파수

BGA 핀 피치가 채널 대역폭을 제한하는 물리적 메커니즘에 대해 위에서 설명하였습니다. 아래 그래프는 메그트론 라미네이트로 제작된 PCB 상의 BGA 패키지에 대한 일부 원시 데이터를 보여줍니다. 이 그래프에서 볼 수 있듯이, 핀 피치는 TEM 모드 컷오프를 설정함으로써 사용 가능한 채널 대역폭에 주요한 영향을 미칩니다.

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메그트론 기판 재료에서 BGA 피치 값에 대한 TEM 모드 전파 한계.

1mm 볼 피치와 0.8mm 볼 피치의 TEM 컷오프는 각각 58GHz와 72GHz로, 위에서 제시한 내 추정치와 충격적으로 가깝습니다…

TEM 컷오프 주파수 바로에서, 전자기장 전파 모드가 더 높은 차수 모드로 전환됨에 따라 매우 강한 임피던스 불연속성이 있습니다. TEM 컷오프 주파수 근처의 강한 반사는 차동 삽입 손실에서 해당하는 감소를 생성합니다.

볼 피치와 패드에 따른 준-TEM 모드에서의 삽입 손실.

두 경우 모두에서, 여기서 우리는 이 TEM 차단 주파수를 더 높은 값으로 밀어 올릴 볼 피치를 선택해야 하며, 비아를 통해 본 입력 임피던스가 채널의 필요한 목표 임피던스와 일치하도록 비아를 설계해야 합니다. 224G-PAM4 레인의 경우, 이는 56 GHz의 나이퀴스트 주파수까지 대부분 평탄한 임피던스를 요구하며, -10 dB 또는 -15 dB 이하의 반환 손실을 가집니다.

그룹 지연

광대역 채널에서 신호 무결성을 설명하는 또 다른 중요한 요소는 그룹 지연입니다. 본질적으로, 그룹 지연은 채널에서 이동하는 신호를 구성하는 각 주파수 구성 요소의 전파 속도를 설명합니다. 이상적으로, 모든 주파수 구성 요소가 동일한 그룹 지연을 가지기를 원합니다. 그룹 지연 분산이 너무 클 때, 다른 주파수 구성 요소가 다른 속도로 이동하고 에지 속도가 저하되는 것처럼 보일 수 있습니다(느려짐). 이는 삽입 손실이 제로인 (이론적인) 채널에서도 발생할 수 있습니다.

아래 그래프에서, 위에서 고려한 볼 구조에 대한 그룹 지연의 변화를 볼 수 있습니다. 모든 경우에서, 그룹 지연은 TEM 한계에 근접하고 결국 넘어갈 때 증가를 보입니다. 더 작은 볼 피치는 이 상승을 더 높은 주파수로 밀어 올리고 더 넓은 대역폭에서 낮은 분산을 보장합니다.

왜 그룹 지연이 중요한가요? 그룹 지연의 변동이 큰 채널은 전파되는 신호에서 더 많은 왜곡을 생성하기 때문입니다. 아이 다이어그램의 직접 측정이 그룹 지연을 직접적으로 알려주지는 않지만, 아이 다이어그램에서 신호의 많은 왜곡이나 늘어남은 큰 그룹 지연 분산의 지표입니다.

224G 이상의 데이터 속도에서 도전이 되는 비아

최근 448G 이더넷 심포지엄 이벤트에서 두 가지 주제가 논의되었습니다:

• 448G 당 레인 데이터 속도에서 사용될 펄스 진폭 변조 형식은 무엇인가?
• 케이블, 트레이스 및 비아로 구성된 전통적인 연결 구조가 이러한 데이터 속도로 충분한 채널 대역폭을 제공할 수 있을까?
• 사용된 진폭 변조에 기반하여, 이러한 데이터 속도에서 PCB를 통한 라우팅이 가능할까?

현재 224G-PAM4 데이터 속도에서는 PCB가 패키지 밖으로, 예를 들어 송수신 모듈의 커넥터로의 라우팅을 가능하게 할지 의문입니다. 이는 최근 칩 근처 또는 패키지 내 커넥터의 주제를 제기했으며, 이는 총 삽입 손실을 제한하기 위해 송수신 모듈의 배치를 프로세서 패키지에 매우 가깝게 하는 것을 강제합니다.

PCB에 448G 신호를 성공적으로 라우팅하기 위해서는 패키지와 PCB 양쪽에서 여러 작업을 성공적으로 완료해야 합니다:

• BGA 핀 피치는 448G에서 채널 대역폭을 처리할 수 있을 만큼 작아야 합니다
• BGA에서 PCB로의 비아는 입력 임피던스와 일치하도록 설계되어야 합니다
• PCB로의 수직 전환에서 신호 비아는 국소화를 위한 스티칭 비아가 필요합니다
• BGA 패키지는 비아 간의 크로스토크를 방지하기 위해 교차 배치된 접지 비아가 필요합니다

이러한 작업이 성공적으로 완료되면, 패키지에서 PCB로 224G 및 448G 신호를 가져올 수 있습니다. 이러한 신호들을 신호 레벨을 높이거나 새로운 등화 방식이 필요 없이 어느 정도의 거리까지 라우팅할 수 있는지는 전혀 다른 문제입니다. 지금으로서는 위의 목록에서 볼 수 있듯이 BGA 피치가 신호 무결성의 큰 결정 요인이 될 것이며, 448G 채널용 신호 비아를 설계하고 BGA 팬아웃 라우팅을 완료하기 위해 PCB 스택업을 구축하는 방법을 결정할 것입니다.

448G에서는 더 어려워집니다

2024년 현재, 이더넷 표준 그룹(802.3 작업 그룹, 이더넷 얼라이언스, SNIA)은 448G 당 레인 데이터 전송에 사용될 변조 형식에 대해 아직 합의하지 못했습니다. 활발히 논의되고 있는 두 가지 PAM 형식은 PAM6와 PAM8입니다. PAM6은 인터페이스 IP 설계 관점에서 더 쉽고 최소 필요 채널 대역폭이 86.7 GHz입니다. PAM8은 PCB 및 패키지 설계 관점에서 더 쉽고 최소 필요 채널 대역폭이 74.7 GHz입니다.

사용되는 변조 방식에 관계없이, BGA 핀 피치는 시스템에서 채널 대역폭에 큰 영향을 미칠 것입니다. 결국, 이는 IC 기판-PCB 인터페이스를 전혀 사용하지 않고 모든 것을 448G 인터페이스가 있는 기판과 같은 PCB로 구축하는 것이 바람직할 수 있는 영역으로 설계를 밀어붙일 것입니다. 이는 전통적으로 제작된 강성 PCB에 소형 모듈로 장착되었을 때조차도 훨씬 더 비싼 유형의 제작이 될 것입니다. 업계가 이러한 더 진보된 제품을 구축하기 위해 어떤 접근 방식을 취할지는 아직 미지수입니다.

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