디커플링 커패시터 계산: 디지털 IC에 어떤 크기를 사용해야 할까요?

이 디커플링 캐패시터들의 크기가 적절한가요?

PCB 설계 지침에서, 특히 고속 디지털 설계 "전문가들" 사이에서 반복적으로 언급되는 것은 적절한 디커플링 캐패시터 크기를 찾는 것입니다. 이는 때때로 PDN에서 이 캐패시터들이 수행해야 할 역할이나 전력 무결성을 보장하는 데 있어서의 그들의 역할에 대한 완전한 이해 없이 다루어지곤 합니다. 저는 또한 수십 년 전의 지침을 기본으로 하는 많은 응용 노트들을 보았는데, 이는 디지털 집적 회로의 전원 및 접지 핀을 연결하기 위해 세 개의 캐패시터(보통 1 nF, 10 nF, 100 nF 또는 이와 유사한 것)를 배치하는 것입니다. 과거에는 이것이 아마도 괜찮았을 것입니다; 빠른 디지털 구성 요소에서 발생한 전력 무결성 문제는 핵심 전압에 방해가 될 정도로 나쁘지 않았으므로 세 개의 캐패시터가 수행한 작업은 충분히 좋았습니다.

오늘날의 빠른 집적 회로는 여러 출력을 가지고 있으며 코어 전압이 낮습니다(1.0V까지 낮을 수 있음). 이러한 회로는 예전의 훨씬 느린 구성 요소보다 훨씬 더 엄격한 노이즈 제약을 가지고 있습니다. 더 엄격한 노이즈 제약은 더 정밀한 디커플링이 필요함을 의미합니다. 이러한 상황에서, 오늘날의 상당히 강력한 MCU와 많은 다른 디지털 구성 요소를 다루는 모든 설계자는 디커플링 캡을 적절히 크기 조정하는 방법을 알아야 합니다. 그렇다면 이를 수행하는 최선의 방법은 무엇일까요? 일반적으로 이를 수행하는 두 가지 방법이 있습니다. 두 가지 모두를 살펴보며 디커플링 캐패시터 값을 계산하는 방법과 왜 고속 디지털 설계에서 세 개의 디커플링 캐패시터에 관한 오래된 신화가 더 이상 관련이 없는지 알아보겠습니다.

등가 캐패시터 모델 이해하기

디지털 설계에 필요한 디커플링 캐패시터의 크기를 결정하기 전에, 캐패시터의 기본 회로 모델을 이해할 필요가 있습니다. 우리가 캐패시터가 이론대로 정확히 동작한다고 생각하고 싶지만, 실제로는 그렇지 않습니다. 모든 캐패시터는 리드에 일정한 인덕턴스를 가지고 있으며, 이는 경험적으로 RLC 직렬 네트워크로 모델링됩니다:

캐패시터를 모델링하기 위해 사용되는 등가 RLC 회로

이 모델에서 ESR과 ESL은 각각 등가 직렬 저항과 등가 직렬 인덕턴스입니다. C의 값은 구성 요소의 데이터시트에 명시된 용량으로 취할 수 있습니다. 마지막으로, R의 값은 커패시터를 형성하는 유전체의 전도도를 나타냅니다. 이는 회로에서 제거된 후 어떤 커패시터에서도 발생하는 일시적 누설을 설명합니다. 이 값은 일반적으로 무시할 수 있을 정도로 충분히 큽니다.

이 모델에서 R을 무시하고, 값 (ESR/(2*ESL))은 회로의 끝에 연결된 부하가 0 옴일 때 등가 회로의 감쇠 상수입니다. 이는 회로가 전압 변화에 대응하여 완전 충전/방전 상태로 반응하는 데 필요한 최소 시간입니다. 커패시터의 데이터시트는 감쇠 상수를 나열하지 않고, 대신 아래와 같이 임피던스 스펙트럼 그래프를 보여줍니다. 원한다면 데이터시트의 ESL 및 ESR 값을 사용하여 감쇠 상수를 계산할 수 있습니다.

마지막으로, 모든 실제 커패시터는 자체 공진 주파수를 가지며, 이는 모든 직렬 RLC 회로의 값과 같거나, 이 경우에는:

임피던스 스펙트럼 그래프에서 자기 공진 주파수를 볼 수 있습니다. 아래에 실제 AVX 커패시터의 예가 나와 있습니다:

디커플링 커패시터가 실제로 무엇을 하는가?

이것은 디지털 집적 회로의 전력 무결성을 보장하기 위해 디커플링 커패시터가 필요한 이유를 이해하는 데 정말 도움이 되는 훌륭한 질문입니다. 모든 커패시터는 DC 전압원에 연결될 때 평형 상태에서 전하를 저장합니다; 커패시터의 판은 충전되어 전하의 총량이 Q = CV와 같게 됩니다. V가 변동하거나 조금 떨어지면, 그 전하 Q의 일부가 방출되어 마치 작은 배터리처럼 부하에 전달됩니다.

디지털 회로에 연결된 실제 커패시터에서 발생하는 문제는 전압 강하가 단일 주파수에서 발생하지 않는다는 것입니다. 소스 전압의 시간에 따른 변동이나 회로로의 갑작스러운 전류 급증은 종종 오실로스코프에서 날카로운 에지 비율을 가진 스파이크처럼 보입니다. 이는 해당 신호와 관련된 전력 스펙트럼이 일련의 주파수에 걸쳐 퍼지고 자체 공진과 겹친다는 것을 의미합니다. 결과적으로 커패시터는 반응하여 방전되며 전원 버스에서 일시적인 진동을 유발할 것입니다. 이 전력이 전원 버스의 디지털 커패시터 IC에 의해 PDN으로 끌어들여지면, 전원 버스의 일시적인 현상이 전원 핀에서 링잉으로 나타납니다. 그러나, 올바른 디커플링 커패시터의 크기와 수량이 선택되면, 이러한 변동을 최소화할 수 있습니다. 이것이 우리가 세 개의 커패시터에 대한 지속적인 지침을 가지고 있는 이유입니다; 안정적인 전력을 보장하려고 시도할 수 있는 최소한 나쁜 배열과 크기입니다.

디커플링 커패시터 크기 결정 방법

이제 우리는 실제 커패시터의 전기적 행동을 기본적으로 알고 있으므로, 세 가지 방향에서 그 크기를 결정할 수 있습니다:

• 시간 영역에서의 부하 충전 사용: PCB 상의 트레이스는 기본적으로 커패시터이며, 디커플링 커패시터의 역할은 커패시터 IC가 부하를 충전하는 데 필요한 전류를 제공하는 것입니다. 부하 커패시터와 필요한 전환 시간/피크 전압을 사용하여 트레이스/전송선을 충전하는 데 필요한 총 충전량과 커패시터런스를 추정할 수 있습니다.
• 목표 리플, 전류 버스트 및 임피던스 스펙트럼 사용: 이는 전력 버스 링잉에 대한 한계를 설정하고 이를 사용하여 PDN의 임피던스 스펙트럼을 목표 임피던스 아래로 가져오는 데 필요한 커패시터런스를 찾는 것을 요구합니다.
• 시간 영역에서의 충격 응답: 이는 PDN 내부의 커패시터의 과도 응답을 살펴보는 곳입니다. 회로 스키마틱을 사용하여 PDN의 현상학적 모델을 생성하고 SPICE 시뮬레이션에서 과도 분석을 사용하거나, 충격 응답 계산을 사용하여 PDN 전달 함수와 Z-파라미터를 계산할 수 있습니다. 이러한 값을 반복하면서 조정함으로써, 결국 목표보다 낮은 PDN 임피던스를 최소화할 수 있습니다.

위 목록에서, 첫 번째 방법만이 "간단하며" 최소한의 시간 동안 필요한 전하를 전달하기 위해 커패시터 은행에 저장해야 할 총 전하의 기준 추정치를 제공할 수 있습니다. 더 빠른 스위칭 속도를 가진 디지털 회로를 디커플링하는 경우, 방전 중 링잉을 억제하기 위해 회로를 비판적으로 감쇠시키거나 약간 과감쇠시키는 등가 감쇠 상수를 가진 커패시터를 선택하고 싶을 것입니다. 방전율이 스위칭 시간보다 짧은 한, 디커플링 캡은 전압 변동을 빠르게 보상할 수 있습니다.

충전 트레이스를 기반으로 한 총 디커플링 커패시턴스 추정

총 커패시턴스를 추정하는 가장 간단한 방법은 커패시터 IC에 전달해야 하는 최대 전하량, IC에 얼마나 빠르게 전달되어야 하는지, 보상해야 할 전압 변동의 크기를 고려하는 것입니다. 대부분의 부하가 커패시티브하기 때문에, 신호의 전압이 OFF에서 ON(또는 그 반대)으로 변경되는 속도에 따라 부하에 도달하는 전류를 관련시킬 수 있습니다:

이 기술을 순수 저항적 또는 유도적 부하에도 적용할 수 있음을 유의하십시오. 이 공식을 우리의 전해 커패시터 계산기로 사용하여 디지털 IC의 다중 스위칭 출력이 있는 용량성 부하를 살펴보겠습니다.

간단한 예시: 12개의 출력을 가진 디지털 IC

이 방정식을 용량성 부하에 사용하는 방법을 보여주는 가장 좋은 방법은 예시를 들어 설명하는 것입니다. 12개의 출력을 가진 디지털 커패시터 IC가 있고, 각 출력 신호가 5V이며 상승 시간이 6ns인 경우를 가정해 보겠습니다. 각 출력은 50pF의 부하 커패시턴스를 가진 부하를 구동합니다. 신호의 상승 시간을 선형으로 근사한다면, 위의 방정식에서 도함수는 dV = 5V, dt = 6ns로 쓸 수 있습니다. 따라서, 각 출력이 필요로 하는 전류는 다음과 같습니다:

우리 예시 IC의 출력당 전류

만약 모든 12개의 출력이 동시에 높은 상태에서 낮은 상태로 전환된다면, PDN에서의 전류 급증은 총 500 mA가 될 것입니다. 이러한 급증은 접지면의 잠재력 변화를 일으키며, 이는 신호 잠재력의 변화를 초래하고, 커패시터는 이 신호 잠재력의 변화를 보상해야 합니다. ON 상태의 임계값이 4.5 V라고 가정할 때, 비트 오류를 방지하기 위해 보상되어야 하는 전압 강하는 0.5 V입니다. 게다가, 이는 6 ns 이내에 보상되어야 합니다. 따라서, 최소 탈조 커패시턴스는:

예제 탈조 커패시터의 최소 커패시턴스

여기서는 최소한 6 nF 커패시터를 사용하여 6 ns 이내에 최대 0.5 V 전압을 보상해야 합니다. 일부 지침에서는 이 예에서 ESR을 2로 나누는 효과가 있기 때문에 두 개의 3 nF 커패시터를 병렬로 사용하는 것이 좋다고 권장할 수 있지만, 이는 ESL도 2로 줄이므로 감쇠에 대한 영향은 없습니다. 커패시터의 응답이 과소감쇠인 경우, 이는 응답을 임계감쇠 또는 과감쇠 상태에 가깝게 만들기 때문에 더 큰 커패시터를 선택할 수 있습니다. 그러나 두 커패시터를 병렬로 사용하면 커패시터의 공진 주파수 근처에서 PDN 네트워크의 임피던스 스펙트럼을 평탄화하는 데 도움이 됩니다.

임펄스 응답/PDN 임피던스에서 디커플링 커패시터 크기 결정

위 모델의 문제점은 무엇일까요? 문제는 실제 디커플링 커패시터나 회로 보드의 실제 PDN을 포함한 모든 측면을 고려하지 않는다는 것입니다:

• 상단에 표시된 ESL은 동등한 커패시터 임피던스 모델
• PDN에서의 기생 커패시턴스 및 인덕턴스

두 번째 포인트는 매우 중요하며, 포스트 레이아웃 시뮬레이션을 필요로 합니다. PDN 임피던스 스펙트럼은 단순히 여러분의 탈커플링 커패시터 계산기에서 유도된 값에만 의존하는 것이 아니라, PDN의 기하학적 구조(즉, 레이어 배열, 재료, 버스의 크기 등)에도 의존합니다. 이러한 기하학적 구조에 대한 의존성 때문에, 여러분의 PCB 레이아웃을 Ansys와 같은 필드 솔버 유틸리티로 내보내야 합니다.

설계 탐색을 통한 PDN 임피던스

이는 훨씬 더 어렵고 때로는 회로 모델에서 접근되기도 합니다. 불행히도, 회로 모델은 PDN 임피던스의 실제 측면을 정확하게 고려할 수 없으므로, 일반적으로 필드 솔버가 필요합니다 여러분의 설계에서 Z-파라미터, S-파라미터 또는 기타 네트워크 파라미터를 결정하기 위해. 필드 솔버는 PDN 임피던스 스펙트럼을 계산하는 데에도 사용될 수 있으며, 이는 역 푸리에 변환을 사용하여 충격 응답 함수를 계산하는 데 사용될 수 있습니다. 이는 자체 가이드가 필요할 정도로 복잡한 설계 탐색 주제이지만, 매우 빠른 구성 요소를 다루기 시작할 때 그리고 낮은 코어 전압과 엄격한 노이즈 마진을 가진 구성 요소를 다룰 때 중요합니다.

추가 탈커플링 커패시터 선택

필드 솔버에서 이 모델을 추출하고 나면, PDN 임피던스 스펙트럼의 어느 부분이 고임피던스인지 식별할 수 있으며, PDN 임피던스 스펙트럼의 해당 피크를 대상으로 추가적인 디커플링 커패시터를 선택할 수 있습니다. PDN 임피던스 피크와 겹치는 자체 공진을 가진 커패시터를 추가하고(아래 참조), PDN 임피던스가 목표 임피던스 아래로 떨어질 때까지 병렬로 커패시터를 계속 추가합니다. PDN의 목표 임피던스가 무엇인지 확실하지 않다면, Kella Knack의 이 기사를 읽어보십시오 당신에게 필요한 목표값의 좋은 아이디어를 얻을 수 있습니다. 이를 직접 계산하는 방법을 보여주는 새로운 기사도 준비할 것입니다.

보드가 더 낮은 전력 수준, 더 높은 데이터 전송률, 더 엄격한 노이즈 요구 사항에서 작동함에 따라, 모든 설계자는 자신의 PCB를 위한 바이패스 및 디커플링 커패시터 계산, 선택 및 배치에 필요한 도구를 갖추어야 합니다. Altium Designer만이 어떤 애플리케이션을 위한 새로운 디자인을 생성하기 위해 필요한 스키매틱 디자인 및 레이아웃 도구를 제공합니다. Altium Designer의 시뮬레이션 도구 모음은 또한 전력 무결성 문제를 식별하고 전력 네트워크의 과도한 동작을 검토하는 데 도움이 됩니다.

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