デカップリングコンデンサの計算：デジタルICにはどのサイズを使用すべきですか？

これらのデカップリングコンデンサは適切なサイズですか？

PCB設計ガイドライン、特に高速デジタル設計の「専門家」が繰り返し指摘することの一つに、適切なデカップリングコンデンサのサイズを見つける必要性があります。これは、これらのコンデンサがPDNで何をすることが期待されているのか、また電源の整合性を保証する上での彼らの役割を完全に理解せずに対処されることがあります。また、デジタル集積回路の電源ピンとグラウンドピンをブリッジするために、3つのコンデンサ（通常は1 nF、10 nF、100 nFなど）を配置するという数十年前のガイドラインをデフォルトとするアプリケーションノートも多く見かけます。過去には、これで十分だったかもしれません。高速デジタルコンポーネントで生じる電源の整合性の問題は、コア電圧に干渉するほど悪くなかったので、3つのコンデンサが行う仕事は十分でした。

今日の高速集積回路は、複数の出力を持ち、コア電圧が低い（1.0Vまで低い）ため、昔の遅いコンポーネントよりもはるかに厳しいノイズ制約を持っています。厳しいノイズ制約とは、より正確なデカップリングが必要であることを意味します。このため、今日の比較的強力なMCUやその他多くのデジタルコンポーネントを扱う設計者は、デカップリングキャップを適切にサイズする方法を知っておく必要があります。では、最良の方法は何でしょうか？一般的に、これを行う方法は2つあります。それぞれを見て、デカップリングキャパシタの値を計算する方法と、なぜ古い「3つのデカップリングキャパシタの神話」が現代の高速デジタル設計では関係ないのかを見てみましょう。

等価キャパシタモデルの理解

デジタル設計に必要なデカップリングキャパシタのサイズを決定する前に、キャパシタの基本的な回路モデルを理解する必要があります。キャパシタが理論通りに振る舞うと思いたいところですが、実際にはそうではありません。すべてのキャパシタには、そのインピーダンススペクトルを定義するリード上にある程度のインダクタンスがあり、これは実験的に直列RLCネットワークとしてモデル化されます：

キャパシタをモデル化するための等価RLC回路

このモデルでは、ESRとESLはそれぞれ等価直列抵抗と等価直列インダクタンスです。Cの値は、コンポーネントのデータシートに記載されているキャパシタンスとして取ることができます。最後に、Rの値はキャパシタを形成する誘電体の導電率を考慮しています。これは、キャパシタが充電されて回路から取り外された後に発生する一時的な漏れ電流を考慮しています。この値は通常、無視できるほど大きいです。

このモデルでRを無視すると、値（ESR/(2*ESL)）は、回路の端に接続された負荷が0オームであると仮定した場合の等価回路の減衰定数です。これは、回路がフル充電/放電下で入力電圧の変化に対応するために必要な最小時間です。キャパシタのデータシートには減衰定数は記載されていませんが、代わりに下記のようなインピーダンススペクトルグラフを示しています。必要であれば、データシートのESLとESRの値を使用して減衰定数を計算することができます。

最後に、すべての実際のキャパシタには自己共振周波数があり、任意の直列RLC回路の値と等しく、この場合は次のとおりです：

自己共振周波数は、インピーダンススペクトルグラフで確認できます。以下に、実際のAVXキャパシタの例を示します。

デカップリングキャパシタは実際に何をするのか？

これは、デジタル集積回路の電力整合性を保証するためにデカップリングキャパシタが必要な理由を理解するのに非常に役立つ素晴らしい質問です。全てのキャパシタは、直流電源に接続されたときに平衡状態で電荷を蓄えます。キャパシタ内の板は充電され、総電荷量はQ = CVに等しくなります。もしVが変動したり少し落ちたりすると、その電荷Qの一部が放出され、小さな電池のように負荷に供給されます。

デジタル回路に接続された実際のコンデンサーで生じる問題は、電圧降下が単一の周波数で発生しないことです。ソース電圧の時間依存の変動や回路への突然の電流バーストは、オシロスコープ上で鋭いエッジレートを持つスパイクのように見えることがよくあります。これは、その信号に関連するパワースペクトラムが一連の周波数にわたって広がり、自己共振と重なることを意味します。結果として、コンデンサーは応答して放電し、電源バス上に一過性の振動を引き起こします。この電力が電源バス上のデジタルコンデンサICによってPDNに引き込まれる場合、電源バス上の一過性は電源ピンでのリンギングとして現れます。しかし、適切なデカップリングコンデンサのサイズと数が選択されれば、この変動は最小限に抑えることができます。これが、3つのコンデンサの持続的なガイドラインがある理由です。それは、安定した電力を確保しようとする際に、最も悪くない配置とサイズ付けです。

デカップリングコンデンサのサイズ決定方法

実際のコンデンサの電気的挙動を基本的に理解した今、私たちは3つの方向からそれらのサイズ決定に取り組むことができます：

• 時間領域での負荷充電を使用して： PCB上のトレースは基本的にキャパシタであり、デカップリングキャパシタの仕事は、キャパシタICが負荷を充電するために必要な電流を供給することです。負荷容量と必要な遷移時間/ピーク電圧を使用して、トレース/伝送線を充電するために必要な総電荷と容量を見積もることができます。
• 目標リップル、電流バースト、およびインピーダンススペクトラムを使用して： これには、電力バスのリンギングに制限を設定し、これを使用してPDNのインピーダンススペクトラムを目標インピーダンス以下にするために必要な容量を見つけることが含まれます。
• 時間領域でのインパルス応答： これは、PDNのモデル内のキャパシタの過渡応答を見る場所です。回路図を使用してPDNの現象学的モデルを作成し、SPICEシミュレーションで過渡解析を使用するか、インパルス応答計算を使用してPDN伝達関数とZパラメータを計算することができます。それらのさまざまな値を反復処理することで、最終的に目標以下のPDNインピーダンスを最小限に抑えることができます。

上記のリストで、最初の方法のみが「シンプル」であり、それが放電するのに必要な最小時間に基づいて、コンデンサバンクに格納する必要がある総電荷の基準推定を与えることができます。もし、より高速なスイッチング速度を持つデジタル回路をデカップリングする場合は、放電中にリンギングを抑制するために、回路を臨界的に減衰させるかわずかに過減衰させる同等の減衰定数を持つコンデンサを選択することになります。放電率がスイッチング時間より短い限り、デカップリングキャップは電圧変動を迅速に補償することができます。

トレースを充電することに基づいた総デカップリング容量の推定

総容量を推定する最もシンプルな方法は、コンデンサICに届ける必要がある最大電荷量、ICに対してそれをどれだけ速く届けるべきか、および補償する必要がある電圧変動の大きさを考慮することです。ほとんどの負荷が容量性であるため、信号の電圧がOFFからON（またはその逆）に変わる速度と負荷に到達する電流を関連付けることができます：

この技術は、純粋に抵抗的または誘導的な負荷にも同様に適用できることに注意してください。デジタルICの複数の切り替え出力を持つ容量性負荷について、この式をデカップリングキャパシタ計算機として使用する方法を見てみましょう。

簡単な例：12個の出力を持つデジタルIC

この方程式を容量性負荷に使用する方法を示す最良の方法は、例を挙げることです。12個の出力を持つデジタルキャパシタICがあり、各出力信号が5Vで立ち上がり時間が6nsであるとします。各出力は50pFの負荷容量を持つ負荷を駆動します。信号の立ち上がり時間を線形であると近似すると、上記の方程式の微分はdV = 5V、dt = 6nsとして書くことができます。したがって、出力ごとに必要な電流は次のとおりです：

例のICからの出力ごとの電流

もし12の出力が同時にハイからローに切り替わる場合、PDNからの瞬間的な電流の流入は500 mAになります。この流入はグラウンドプレーンの電位変化を引き起こし、それが信号電位の変化を生じさせ、キャパシタはこの信号電位の変化を補償するべきです。ON状態の閾値を4.5 Vと仮定すると、ビットエラーを防ぐために補償が必要な電圧降下は0.5 Vです。さらに、これは6 ns以内に補償されなければなりません。したがって、最小デカップリング容量は：

例のデカップリングキャパシタの最小容量

ここでは、少なくとも6 nFのキャパシタを使用して、6 ns以内に0.5 Vの最大電圧を補償する必要があります。いくつかのガイドラインでは、この例ではESRを2分の1に減らすことができるため、2つの3 nFキャパシタを並列に使用することを推奨していますが、これはESLも2分の1に減少させるため、減衰に対する効果はありません。キャパシタの応答が不足減衰の場合は、応答を臨界減衰または過減衰の状態に近づけるために、より大きなキャパシタを選択することができます。しかし、2つのキャパシタを並列に使用することは、キャパシタの共振周波数近くのPDNネットワークのインピーダンススペクトルを平坦化するのに役立ちます。

インパルス応答/ PDNインピーダンスからのデカップリングキャパシタのサイジング

上記のモデルに何が問題なのでしょうか？問題は、実際のデカップリングキャパシタや回路基板の実際のPDNをすべて考慮していないことです。これには：

• 上記の同等キャパシタインピーダンスモデルにおけるESL
• PDN内の寄生容量と寄生インダクタンス

第二のポイントは非常に重要であり、レイアウト後のシミュレーションが必要です。PDNインピーダンススペクトルは、デカップリングキャパシタ計算機から導出された値だけに依存するのではなく、PDNのジオメトリ（つまり、層の配置、材料、バスのサイズなど）にも依存します。このジオメトリへの依存性のため、PCBレイアウトをAnsysのようなフィールドソルバーユーティリティにエクスポートする必要があります。

設計探索によるPDNインピーダンス

これははるかに難しく、時には回路モデルからアプローチされることがあります。残念ながら、回路モデルではPDNインピーダンスの実際の側面を正確に考慮することができないため、一般にフィールドソルバーが必要です設計内のZパラメータ、Sパラメータ、または他のネットワークパラメータを決定するために。フィールドソルバーは、PDNインピーダンススペクトルの計算にも使用でき、それを使用して逆フーリエ変換でインパルス応答関数を計算することができます。これは、非常に高速なコンポーネントを扱い始め、それに加えて低いコア電圧と厳しいノイズマージンを持つ場合に重要な、かなり複雑な設計探索のトピックですが、独自のガイドが必要なほどです。

追加のデカップリングキャパシタの選択

フィールドソルバーからこのモデルを抽出したら、PDNインピーダンススペクトルのどの部分が高インピーダンスであるかを特定し、そのピークをターゲットとする追加のデカップリングキャパシタを選択できます。PDNインピーダンスピークと重なる自己共振を持つキャパシタを追加し（下記参照）、PDNインピーダンスが目標インピーダンス以下になるまで並列にキャパシタを追加し続けます。PDNの目標インピーダンスが不確かな場合は、Kella Knackからのこの記事を読むことで、必要な目標値を良く理解できます。直接これを計算する方法を示す新しい記事も準備します。

低電力レベルで動作し、データレートが高く、ノイズ要件が厳しいボードでは、設計者はPCBのバイパスおよびデカップリングキャパシタの計算、選択、配置に必要なツールを持っているべきです。Altium Designerだけが、あらゆるアプリケーションの新しい設計を作成するために必要な回路図設計およびレイアウトツールを提供します。Altium Designerのシミュレーションツールスイートも、電力整合性の問題を特定し、電力ネットワークの過渡動作を調査するのに役立ちます。

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