어떤 울트라-HDI PCB 기능을 사용할 수 있나요?

Zachariah Peterson
|  작성 날짜: 칠월 7, 2023  |  업데이트 날짜: 삼월 16, 2024
어떤 울트라-HDI PCB 기능을 사용할 수 있나요?

우리가 포장, 기판처럼 보이는 PCB, 그리고 미세선 PCB에 대해 이야기할 때, 우리는 PCB 제작 공정이 한계까지 밀어붙이고 있는 영역을 함께 언급하고 있습니다. 이 영역은 초고밀도(HDI)로, PCB의 전형적인 특징들이 매우 작은 값으로 축소됩니다. 이러한 더 진보된 기능들은 전통적인 설계 관행을 큰 BGA와 함께 가능하게 하지만, 대신 매우 미세한 피치(0.3 mm)로 축소되어 밀집된 간격과 선폭을 요구합니다.

이러한 기능들은 역사적으로 아시아에서 사용 가능했으며, 이전에는 대량 생산으로 정말 비용 효율적이 되었습니다. 이제 이러한 진보된 기능에 대한 전 세계적 접근성이 확대됨에 따라, 더 많은 설계자들이 낮은 볼륨에서도 이 기능들을 접근할 수 있게 되었고, 심지어 프로토타이핑 중에도 가능합니다. 이는 또한 대량 생산된 소비자 기기에 사용되는 고급 구성 요소들을 낮은 볼륨에서도 사용할 수 있다는 것을 의미합니다.

초고밀도(HDI)는 제작 능력의 한계를 밀어붙입니다

초고밀도(HDI)는 PCB를 설계하는 새로운 접근 방식이 아닙니다. 이 능력은 빼기 또는 더하기, 방식은 매우 밀집된 PCB(예: 스마트폰에서)와 IC 패키징(기판 및 RDL에서)에 사용 가능했습니다. 이 기능은 일반적으로 대량 생산 시에만 비용 효율적이었기 때문에, 가장 고성능을 요구하는 소비자 제품과 더 높은 I/O 수를 가진 IC 생산을 가능하게 했습니다. 이제 이 기능은 낮은 생산량의 제조업체에서도 점점 더 접근하기 쉬워지고 있습니다.

아래 표는 초고밀도 HDI와 일반적으로 관련된 제조 기능 중 일부를 나열합니다. 이 값들은 이러한 기능을 제공하는 두 개의 다른 미국 제조업체에서 컴파일된 것입니다. 아래에 나열된 기능 한계는 포괄적이지 않습니다; 다른 제조업체는 그들의 초고밀도 HDI 제조 능력에 대해 다른 보장을 제공할 것입니다.

기능

크기 한계

선 폭

15 마이크론(0.6 밀)

간격

15 마이크론(0.6 밀)

스루홀 크기

6 밀/12 밀 패드(2/3등급에는 14/16 패드 권장)

마이크로비아 홀

레이저 드릴로 최저 1 밀

마이크로비아 패드

홀 직경의 ~3배

비아 기능

충전 및 캡 (VIPPO)

도금 두께

1밀 홀 벽까지

uVia용 재료 두께

최대 2밀

구리 호일 두께

1/8온스까지 낮음

 

위에 나열된 몇 가지 기능은 표준 HDI 보드에 일반적인 것이지만, 다른 것들은 IPC-2226(Level C)에 정의된 현재 표준을 초과합니다. 예를 들어, 이 보드에서는 스루홀 비아 크기 제한이 표준 HDI와 동일합니다. 그러나, 선 폭 제한은 훨씬 더 작아서 0.6밀까지 줄어듭니다. 선 폭에 따라 에칭이 가능할 수 있지만, 결국에는 첨가 공정(SAP, mSAP 또는 A-SAP)이 사용되어야 할 수 있습니다.

Ultra-HDI로 무엇을 할 수 있나요?

Ultra-HDI는 기능 크기를 낮은 한계까지 밀어붙이기 때문에, 두 가지 설계 이점을 가능하게 합니다:

  1. HDI 보드의 레이어 감소 - 미세한 선 라우팅은 트레이스를 더 적은 레이어 수로 통합할 수 있게 하여, HDI 빌드업 레이어의 수를 줄일 수 있습니다.
  2. 전통적인 빌드에서의 작은 선 폭 - HDI 빌드업을 완전히 제거할 수 있다면, PCB 제작에 필요한 비용을 크게 줄일 수 있습니다.

HDI 빌드업 레이어의 수를 줄일 수 있다면, 초고밀도 HDI 제작 기능에 접근하는 데 필요한 추가 비용의 일부를 상쇄할 수 있습니다.

예시 1: Xilinx FPGA (0.8 mm BGA)

BGA는 대형 패키지에 대한 팬아웃을 생성해야 하는 필요성 때문에 종종 HDI 제작의 주된 요인이 됩니다. 이는 일반적으로 적층된 맹목-매립된 기계적으로 드릴된 비아를 사용하여 수행됩니다. 1 mm 피치에서는 패드/볼 크기에 따라 8 또는 10 밀까지의 스루홀을 일반적으로 사용할 수 있습니다. 피치와 선폭 제한 때문에, 각 레이어에서 볼 사이에 단일 트레이스만 배치할 수 있을 수 있습니다.

초고밀도 HDI 기능을 사용하면 이제 패드 사이에 상당히 넓은 두 개의 트레이스를 배치할 수 있습니다. 핀아웃에 따라, 이는 더 적은 수의 레이어로 트레이스를 통합할 수 있어 레이어 수를 줄일 수 있게 해줄 수 있습니다. 아래 이미지는 트레이스 폭 = 2.25 및 S/W = 1.5인 DDR 인터페이스의 몇 가지 트레이스를 보여줍니다.

UHDI PCB FPGA

이런 방식으로 트레이스를 가까이 배치하면 크로스토크가 증가하지만, 더 얇은 유전체 레이어를 사용함으로써(트레이스에서 GND까지의 거리가 더 작음) 이를 극복할 수 있습니다.

교차 간섭 수준이 층 두께와 비선형적으로 관련되어 있기 때문에, 더 얇은 층은 임피던스 목표를 달성하게 하고, 큰 교차 간섭의 패널티 없이 더 조밀한 라우팅을 가능하게 합니다. 이는 일반적으로 임피던스가 고려될 때, 특히 이러한 조밀한 보드에서 더 얇은 층이 필요하다는 것을 의미합니다.

만약 우리가 더 공격적으로 나아가 동일한 S/W 비율에 대해 더 세밀한 트레이스 폭을 선택한다면 어떨까요? 아래 이미지에서, 저는 트레이스 폭을 1mil로 줄였습니다; 동일한 S/W 비율로, 이제 우리는 이 BGA에서 패드 사이에 4개의 트레이스를 배치할 수 있습니다. 그러나, 교차 간섭과 DDR 인터페이스에서의 임피던스 요구사항으로 인한 도전 때문에, 디자인은 트레이스 임피던스 요구사항을 충족시키기 위해 더 얇은 층이 필요할 것입니다.

UHDI PCB FPGA

BGA 패드 사이를 지나는 트레이스의 수를 두 배나 네 배로 늘림으로써, BGA의 완전한 팬아웃을 위해 필요한 레이어 수를 줄일 수 있습니다. 일반적으로 맹목/매립 비아와 패드 사이의 미세한 라우팅이 필요한 작은 피치(0.5mm에서 0.8mm)에서는, HDI 빌드업 레이어의 수를 줄일 수 있어, 공정 단계의 수를 크게 줄이고 제작 비용을 통제하는 데 도움이 될 수 있습니다. 심지어 HDI 빌드를 전통적인 빌드로 전환할 수도 있어, 미세선 제작 비용을 상쇄할 수 있습니다.

예시 2: nRF52 WLCSP (0.35mm BGA)

매우 미세한 피치 구성요소에서는 전통적으로 맹목/매립 비아를 사용하고 각 레이어에서 패드 아래를 라우팅하는 방법이 사용됩니다. BGA의 볼 사이에 필요한 클리어런스 때문에 전통적인 기능으로는 패드 사이를 라우팅할 공간이 단순히 없습니다. 울트라-HDI는 더 작은 비아와 더 얇은 트레이스를 가능하게 함으로써, 사용 가능한 라우팅 영역이 패드 크기에 의해 제한됩니다.

아래의 라우팅 예시는 우리의 이전 nRF52 모듈 프로젝트를 보여주지만, BGA 팬아웃에서 패드 사이에 미세한 라인 라우팅으로 재설계되었습니다. 이 프로젝트의 원본 버전에서는 6층에 2 + N + 2 스택업으로 보드가 설계되었습니다. 초고밀도 HDI 기능을 사용하여 단일 층에서 패드 사이를 라우팅할 수 있습니다. 여기에서 같은 이미지에서 두 가지 예를 보여 드리겠습니다:

  • 1.75 밀 트레이스 폭과 패드까지 1.75 밀 간격
  • 1 밀 트레이스와 1 밀 간격(트레이스 대 패드 및 트레이스 대 트레이스)
UHDI PCB fine pitch BGA

이 BGA 피치로는 두 패드 사이에 1.75 밀 트레이스/간격을 편안하게 맞출 수 있거나, 더 공격적으로 가서 두 패드 사이에 1 밀 트레이스 두 개를 맞출 수 있습니다. 첫 번째 경우는 트레이스 간의 크로스토크가 더 크기 때문에 더 나은 옵션입니다.

분명히, 2배 라우팅에서 트레이스 사이의 간격은 3W 규칙 한계보다 작습니다. 이 한계를 위반하고 여전히 합리적인 크로스토크를 기대할 수 있을까요? 대답은 "아마도"입니다... 다른 기사에서 보여 드렸듯이, 그리고 SI 엔지니어들 사이에서 잘 알려져 있듯이, 트레이스 쌍에 더 가까운 그라운드를 가져오면 그들의 상호 용량과 인덕턴스가 감소합니다. 따라서, 이러한 더 공격적인 라우팅을 하려면 더 얇은 층을 사용해야 합니다. 이는 다음과 같은 이유 때문입니다:

  • 지정된 층 두께에 대해 더 가까운 접지 영역이 크로스토크를 줄입니다
  • 임피던스 제어 선에 대해서는, 더 얇은 층이 일반적인 임피던스 목표를 달성하게 합니다

이것이 바로 매우 미세한 피치에서의 2배 트레이스 라우팅이 이 트레이스들 사이의 잠재적 크로스토크를 고려할 때 최선의 선택이 아닐 수 있는 이유입니다. 더 나은 선택은 1.75 밀 라우팅이며, 이것이 더 두꺼운 층(~3 밀)에서 수행된다면 임피던스 제어 트레이스도 여전히 50 옴 목표를 달성할 수 있습니다.

초고밀도 HDI용 재료

위의 논의에서, 저는 UHDI 보드에 필요한 재료에 대해 상당히 깊이 있게 다루었습니다. 이것과 관련된 두 가지 이유는 밀접하게 배치된 트레이스 간의 크로스토크와 좁은 선폭으로 임피던스 목표를 달성하는 것입니다.

매우 얇은 트레이스로 이러한 목표를 달성하기 위해서는 얇은 층 수가 필요합니다. 일반적으로 다양한 가능한 재료에 50 마이크론의 상한선이 적용되며, Happy Holden의 11가지 HDI 재료 목록에 나열된 것과 같은 재료가 있습니다. 레이저 드릴 가능한 재료와 얇은 강화 FR4에 대한 몇 가지 일반적인 대안으로는:

  • Ajinomoto 빌드업 필름(ABF)
  • BT 에폭시 기반 재료
  • 얇은 액정 폴리머(예: UltraLam)
  • 레진 코팅 구리 필름(메탈라이즈드 폴리이미드, 순수 폴리이미드, 캐스트 폴리이미드)

이들은 초고밀도 HDI 구축을 위해 조합하여 사용될 수 있습니다. 한 가지 조합 예로는 BT 에폭시 기반 라미네이트를 코어로 사용하고, 기존 매립 비아와 함께 ABF를 세밀한 라인 라우팅을 지원하는 외부 빌드업 레이어로 사용하는 것입니다. 이러한 빌드업 스타일은 BGA 패키징에서 유기 기판으로 사용되지만, 같은 접근 방식이 초고밀도 HDI PCB에도 사용될 수 있습니다. 이 빌드의 예는 아래에 나와 있습니다.

UHDI PCB stackup IC substrate
This same build style can be used for ultra-HDI PCBs.

비용은 더 높지만, 더 많은 옵션
이러한 더 진보된 설계 방식은 제작 비용이 더 높고, 스택업 디자인과 라우팅에 새로운 접근 방식을 요구하지만, PCB에 미세 피치의 더 진보된 구성 요소를 사용할 수 있게 해줍니다. 전반적으로, 세밀한 라인 제작은 미세 피치 BGA의 볼 사이를 라우팅할 수 있게 함으로써 필요한 HDI 빌드업 레이어의 수를 줄일 수 있습니다.

일부 경우에서, 초고밀도(HDI)는 레이어 통합과 기계적으로 드릴링된 관통 홀 구조로의 전환으로 인해 큰 비용 절감을 가져올 수 있습니다. 만약 BGA의 패드 사이에 4배의 트레이스를 배치할 수 있다면, 초고밀도(HDI) 기능에 접근할 수 없다면 동일한 보드가 32 레이어를 요구할 수 있습니다. 이러한 기능에 관심이 있다면, 미국과 캐나다에서는 이제 막 사용 가능해지기 시작했으며, 유럽과 일본에서는 여전히 접근할 수 있습니다.

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작성자 정보

작성자 정보

Zachariah Peterson은 학계 및 업계에서 폭넓은 기술 분야 경력을 가지고 있으며, 지금은 전자 산업 회사에 연구, 설계 및 마케팅 서비스를 제공하고 있습니다. PCB 업계에서 일하기 전에는 포틀랜드 주립대학교(Portland State University )에서 학생들을 가르치고 랜덤 레이저 이론, 재료 및 안정성에 대한 연구를 수행했으며, 과학 연구에서는 나노 입자 레이저, 전자 및 광전자 반도체 장치, 환경 센서, 추계학 관련 주제를 다루었습니다. Zachariah의 연구는 10여 개의 동료 평가 저널 및 콘퍼런스 자료에 게재되었으며, Zachariah는 여러 회사를 위해 2천여 개의 PCB 설계 관련 기술 문서를 작성했습니다. Zachariah는 IEEE Photonics Society, IEEE Electronics Packaging Society, American Physical Society 및 PCEA(Printed Circuit Engineering Association)의 회원입니다. 이전에는 양자 전자 공학의 기술 표준을 연구하는 INCITS Quantum Computing Technical Advisory Committee에서 의결권이 있는 회원으로 활동했으며, 지금은 SPICE 급 회로 시뮬레이터를 사용하여 광자 신호를 나타내는 포트 인터페이스에 집중하고 있는 IEEE P3186 Working Group에서 활동하고 있습니다.

관련 자료

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