PCB에서 디커플링 커패시터의 위치는 언제 중요할까요?

디커플링 커패시터 배치는, 실제로 유효한 조건을 훨씬 벗어나서 단순한 규칙이 반복적으로 적용되는 PCB 레이아웃 주제 중 하나입니다. 가장 널리 알려진 지침은 익숙합니다. 커패시터를 전원 핀에 가능한 한 가깝게 배치하라는 것이죠. 설계자는 데이터시트, 애플리케이션 노트, 레이아웃 체크리스트, 그리고 모든 IC 주변에 장식 테두리처럼 커패시터를 둘러놓은 AI 생성 다이어그램에서 이런 말을 자주 접합니다. 문제는 이 조언이 여러 서로 다른 PDN 구조를 하나의 규칙으로 뭉뚱그려 설명한다는 점이며, 실제로 이들 구조는 동일하게 동작하지 않습니다.

커패시터와 부하 사이의 유도성 경로가 어떻게 정의되는지만 알면, 배치 결정은 훨씬 쉬워집니다. 어떤 보드에서는 커패시터를 조금만 더 멀리 옮겨도 경로 인덕턴스가 충분히 증가해 부품의 효과가 떨어질 수 있습니다. 반면 다른 보드들, 특히 전원 및 접지 플레인이 가깝게 배치된 다층 설계에서는, 플레인이 저인덕턴스 전류 경로를 제공하므로 정확한 커패시터 위치에 대한 민감도가 훨씬 낮아질 수 있습니다.

디커플링 커패시터 배치에 대한 배경

디커플링 커패시터 배치를 둘러싼 여러 “오해 바로잡기” 논의는 내부 전원 및 접지 플레인을 가진 다층 PCB에 관한 Dr. Todd Hubing의 IEEE 논문까지 거슬러 올라갑니다. 이 논문은 단면 및 양면 보드에서 익숙한 배치 규칙이, 보드가 저인덕턴스 플레인 쌍을 사용할 때에도 여전히 적용되는지를 검토했습니다. 핵심 결과는 오늘날까지도 논쟁을 불러오는 바로 그것입니다. 디커플링 커패시터가 가깝게 이격된 플레인(<10 mil)에 연결된 경우, 커패시터가 부하에서 지나치게 멀리 배치되지 않는 한 측정된 전원 버스 임피던스는 커패시터 배치 위치에 거의 민감하지 않을 수 있다는 것입니다.

이 결과는 유용하지만, 과도하게 일반화하기도 쉽습니다. Hubing의 결론은 커패시터 위치가 절대 중요하지 않다는 뜻이 아니었습니다. 핵심은, 가깝게 이격된 플레인 쌍이 전류 경로에서 지배적인 인덕턴스를 바꾸며, 이로 인해 커패시터 위치가 PDN 임피던스에 미치는 영향의 크기도 달라진다는 점입니다. 이것은 모든 보드에서 커패시터 배치를 무시해도 된다는 말과는 전혀 다릅니다.

Dr. Hubing의 논문은 여기에서 읽을 수 있습니다:

• Hubing, Todd H., James L. Drewniak, Thomas P. Van Doren, and David M. Hockanson. "Power bus decoupling on multilayer printed circuit boards." IEEE Transactions on Electromagnetic Compatibility 37, no. 2 (2002): 155-166.

Hubing 등은 가깝게 이격된 전원 및 접지 플레인을 가진 다층 보드에서, 여러 위치에 배치된 커패시터에 대해 임피던스 곡선이 서로 겹치는 모습을 그래프로 보여주었습니다.

부품 패키지가 배치 중요도를 결정한다

커패시터 위치가 “중요하지 않다”는 말은 지나친 일반화입니다. 커패시터 위치의 중요성은 패키지, PCB 스택업, 그리고 커패시터가 PDN에 어떻게 연결되는지에 따라 다르게 나타납니다.

리드형 패키지와 BGA를 비교해 봅시다. 쿼드 플랫 팩 또는 유사한 부품의 경우, 전원 핀이 패키지 가장자리에 노출되어 있으며, 근처의 커패시터를 짧은 트레이스로 해당 핀에 직접 연결할 수 있는 경우가 많습니다. 이런 구성에서는 커패시터와 부하 사이의 배선 경로 자체가 전원 경로 임피던스의 일부가 됩니다.

QFN/QFP 또는 유사한 패키지는 부품 가장자리 주변에 리드가 노출되어 있어 트레이스를 사용한 직접 연결이 가능합니다. GVDD 넷의 연결을 보면 트레이스 연결이 사용되었으며, 길이당 경로 인덕턴스가 높다는 점에 주목하세요.

이 방식은 전류 루프를 작게 유지하고 트레이스 기여분을 최소화하므로 경로 인덕턴스를 줄입니다. 이러한 패키지에서는 일반적인 배치 조언이 실질적인 의미를 갖는데, 이는 핀 배열 자체가 그런 연결 방식을 지원하도록 구성되어 있기 때문입니다. 물론 이런 패키지에서도 전원 플레인을 사용할 수는 있지만, 일반적으로 리드형 패키지에만 플레인이 반드시 필요한 것은 아닙니다.

대형 BGA는 일반적으로 패키지 내부 영역에 여러 개의 내부 전원 및 접지 볼이 밀집해 있습니다. 패키지 바깥에 놓인 커패시터에서 부품 중심부까지 개별 트레이스를 일일이 라우팅할 사람은 없습니다. 커패시터를 BGA의 뒷면에 두지 않는 한, 전원 및 접지 플레인과 그 플레인으로 들어가는 비아에 의존할 수밖에 없습니다.

대형 BGA에서는 BGA 내부에 많은 PWR 및 GND 핀이 중심부 근처에 밀집되어 있습니다. 분홍색 핀 = PWR, 파란색 핀 = GND. 위 예시는 i.MX 프로세서의 경우입니다.

대형 BGA의 경우, 동일한 직접 트레이스 연결 방식은 불가능합니다. 전원 및 접지 핀의 수가 많고 패키지 본체 아래에 묻혀 있기 때문입니다. 따라서 이런 패키지에서는 패키지 중심 근처의 핀에 도달하기 위해 내부 레이어의 플레인 연결이 필요합니다. 여기서의 질문은 전원-접지 플레인 간격을 가깝게 둘 것인지이며, 이는 경로 인덕턴스에 영향을 미칩니다.

경로 인덕턴스

배치 위치가 중요한지를 판단하려면, 경로를 따라 존재하는 총 인덕턴스를 알아야 합니다. 이 총 경로 인덕턴스는 커패시터 자체의 ESL, 패드와 비아의 실장 인덕턴스, 그리고 커패시터와 디바이스 핀 사이의 라우팅 인덕턴스를 모두 합한 값입니다.

경로 인덕턴스는 다음과 같이 쓸 수 있습니다:

L(path) = ESL + L(mount) + L(trace or plane)

트레이스 인덕턴스의 대략적인 규모 추정치로는 약 5~7 nH/inch가 유용하며, 일반적인 Dk = 4 적층 재료 시스템에서 50옴 트레이스는 약 7.5 nH/inch 정도입니다. 이 값들은 충분히 크기 때문에, 배선 길이가 조금만 늘어나도 무시할 수 없게 됩니다. 커패시터가 이미 약 3~3.5 nH 정도의 실장 인덕턴스를 갖고 있다면, 여기에 의미 있는 트레이스 길이가 추가되는 것만으로도 커패시터와 부하 사이에서 보이는 총 인덕턴스는 쉽게 두 배 또는 세 배가 될 수 있습니다.

그렇다면 플레인은 어떨까요? 플레인 쌍에는 확산 인덕턴스가 있으며, 이는 일반적으로 “제곱당” 인덕턴스 형태로 표현됩니다. 이는 플레인 쌍을 이해하는 데 유용한 방식인데, 총 인덕턴스가 전류 확산 영역의 길이 대 폭 비율과 플레인 간 간격에 따라 달라지기 때문입니다. 플레인 간격이 가까운 경우, 일반적인 값은 100 pH/square 정도가 될 수 있습니다.

BGA 패키지 내 IC와 디커플링 커패시터 사이의 전류 경로. 이 경로를 따라 존재하는 인덕턴스를 확산 인덕턴스라고 합니다.

일부 플레인 확산 인덕턴스 및 플레인 커패시턴스 값(일반적인 FR4 Dk 기준)은 아래 표에서 AMD가 제시한 값을 참고할 수 있습니다. 4 mil 플레인 간격에서의 130 pH/square 값이 Bogatin이 제시한 경험칙 값(32 pH/square/mil, 또는 4 mil 두께 유전체에서 128 pH/square)과 매우 가깝다는 점에 주목하세요.

확산 인덕턴스는 잠시 제쳐두더라도, 대형 BGA에서는 일반적으로 플레인을 사용해야 합니다. 그것이 패키지 내부의 많은 전원 및 접지 핀에 접근하는 가장 효율적인 방법이기 때문입니다. 최소한 플레인과 매우 유사한 대형 구리 폴(copper pour)이 필요합니다. 아래에서 보겠지만, 두 방식 모두 트레이스 연결보다 훨씬 낮은 인덕턴스를 제공합니다.

예시: 플레인 연결 vs. 트레이스 연결

이제 비교할 수 있는 두 가지 상황이 생깁니다. 즉, 리드형 부품의 PWR/GND 핀으로 트레이스를 라우팅하는 경우와, BGA로 플레인을 통해 연결하는 경우입니다. 커패시터가 가깝게 이격된 전원-접지 플레인 쌍에 연결되면, 배치 문제의 성격이 바뀝니다. 그 이유는 커패시터와 부품 사이의 전류를 플레인이 운반하기 때문입니다. 이 경우 지배적인 분포 인덕턴스는 더 이상 길게 라우팅된 트레이스가 아니라, 플레인 쌍에서의 확산 인덕턴스입니다.

이 규모에서는 꽤 넓은 보드 영역조차도 훨씬 더 짧은 트레이스 경로보다 더 작은 인덕턴스를 기여할 수 있습니다. 간단한 비교만으로도 이 점을 명확히 알 수 있습니다. 커패시터가 부하에서 5인치 떨어져 있다고 가정해 봅시다:

• 만약 이 연결이 5 nH/inch에 불과한 넓은 트레이스로 이루어진다면, 라우팅 인덕턴스만 해도 25 nH입니다
• 여기에 약 3 nH의 실장 인덕턴스를 더하면 총 약 28 nH가 됩니다

이제 같은 5인치 거리를 가정하되, 전류가 5인치 x 2인치 크기의 전원-접지 플레인 영역, 즉 2.5 square를 통해 흐른다고 봅시다:

• 100 pH/square라면 확산 인덕턴스는 약 250 pH, 즉 0.25 nH입니다
• 여기에 동일한 3 nH의 실장 인덕턴스를 더하면 총 약 3.25 nH가 됩니다

물리적 거리는 두 경우 모두 동일하지만, 연결 방식에 따라 총 인덕턴스는 거의 한 자릿수 수준으로 차이가 납니다.

이것이 바로 Hubing의 연구에서 나온, 잘 알려지지는 않았지만 중요한 결과가 의미하는 맥락입니다. 커패시터가 약 3 nH의 실장 인덕턴스를 갖고 있고 플레인 경로가 나노헨리의 일부만 추가한다면, 보드 위에서 커패시터 위치를 옮겨도 총 경로 인덕턴스는 크게 변하지 않을 수 있습니다. 이런 조건에서는 많은 애플리케이션 노트나 가이드라인이 암시하는 것보다 커패시터의 정확한 위치 민감도가 훨씬 낮습니다.

배치 가이드는 연결 방식에 따라 달라진다

정리하면, 디커플링 커패시터의 최적 위치는 인덕턴스(경로 + 실장)를 최소화하는 위치입니다. 실장 인덕턴스(ESL + 패드/비아)는 위치와 무관하게 거의 일정하지만, 경로 인덕턴스는 위치에 크게 좌우될 수 있습니다. 위에서 본 트레이스 인덕턴스와 확산 인덕턴스의 비교를 통해, 트레이스 길이는 플레인이나 대형 전원 레일을 사용하는 경우보다 인덕턴스를 훨씬 더 크게 증가시킨다는 점을 알 수 있습니다.

전원 및 접지 플레인이 강하게 결합된 다층 보드에서는 낮은 확산 인덕턴스로 인해 커패시터 위치에 대한 민감도가 훨씬 낮아질 수 있으며, 특히 플레인 접근이 자연스러운 구현 방식인 BGA 아래에서는 더욱 그렇습니다. QFN, QFP 및 유사한 리드형 패키지의 경우, 설계자는 종종 짧은 트레이스를 사용해 인접한 VDD 및 VSS 핀 사이에 커패시터를 직접 연결할 수 있습니다.

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자주 묻는 질문

디커플링 커패시터는 항상 전원 핀에 가능한 한 가깝게 배치해야 하나요?

아니요. 다만 이는 부품 패키지에 따라 달라집니다. 이 규칙은 일부 레이아웃에서는 유용하지만, 모든 PDN 구조에 동일하게 적용되지는 않습니다. 이는 커패시터와 부하 사이의 유도성 경로에 따라 달라집니다.

왜 BGA에서는 일반적으로 디커플링 커패시터에 대해 플레인 연결이 필요한가요?

이는 전원 및 그라운드 핀이 패키지 아래, 대개 패키지 중심 근처에 매립되어 있기 때문입니다. 인접한 커패시터에서 이 핀들로 직접 트레이스를 연결하는 것은 불가능하므로, 플레인과 비아가 일반적인 연결 방식이 됩니다. 또 다른 방법은 BGA 영역의 뒷면에 디커플링 커패시터를 배치하고 via-in-pad로 핀에 연결하는 것입니다.

디커플링 커패시터 연결에서 경로 인덕턴스(path inductance)란 무엇인가요?

경로 인덕턴스는 커패시터와 부하 사이의 총 인덕턴스입니다. 이 글에서는 이를 커패시터 ESL, 실장 인덕턴스, 그리고 트레이스 또는 플레인으로 인한 라우팅 인덕턴스의 합으로 정의합니다.

간격이 좁은 플레인은 PDN 임피던스에 어떤 영향을 주나요?

전원-그라운드 플레인 간 간격이 좁으면 확산 인덕턴스가 감소하므로, 커패시터 위치에 대한 민감도가 훨씬 낮아질 수 있습니다. 또한 간격이 좁은 전원 및 그라운드 플레인은 효과적인 저인덕턴스 커패시터를 형성하여, 높은 주파수에서 대형 IC에 전력을 공급할 수 있습니다.