신호 무결성과 EMI에 관한 이야기가 온통 오해투성이라고 생각했다면, 전원 무결성을 접하면 더 놀라실 겁니다. 전력 전자와 PCB 설계에서 전원 무결성은 크게 두 가지로 나뉩니다. 블로그의 다른 글에서는 DC 전원 무결성을 다뤘고, 이제는 AC 전원 무결성에 관한 가장 큰 오해 5가지를 살펴볼 차례입니다. 그럼 바로 시작해보겠습니다!
전원 무결성에 관한 많은 논의에서는 전원 레귤레이터의 역할을 완전히 무시하고, 전원 레귤레이터가 이론적으로 완벽하다고 가정합니다. 하지만 실제로는 반도체 제조업체가 고속 디지털 시스템용 부품에 대해 고속 전력 공급을 위한 전용 전원 레귤레이터를 함께 제공합니다. 고속 디지털 전원 레일용 일반적인 전압 레귤레이터 모듈은 다음과 같은 두 가지 중요한 특성을 가집니다.
첫 번째 특성이 중요한 이유는 다상 설계가 각 상에서 낮은 듀티 사이클로 더 높은 유효 스위칭 주파수로 동작할 수 있어 출력 측 스위칭 노이즈를 줄일 수 있기 때문입니다. 저는 이 중요한 점을 다른 블로그 글에서 설명한 바 있습니다.
하지만 고속 디지털 설계에서는 두 번째 특성이 더 중요합니다. 이는 레귤레이터가 출력의 과도 현상에 얼마나 빠르게 응답해 안정적인 출력 전압을 유지할 수 있는지를 결정하기 때문입니다. 이 두 번째 특성에서 따라오는 결론은 레귤레이터의 출력 임피던스가 낮아야 하며, 그 임피던스가 매우 높은 주파수까지 낮은 상태를 유지해야 한다는 점입니다. 이러한 요소들이 함께 작용하여, 빠른 디지털 I/O가 스위칭을 시작할 때 레귤레이터와 PDN 구조(개별 커패시터와 플레인 커패시턴스 포함)가 전원 레일의 리플을 억제할 수 있게 합니다.
일부 설계에서는 전원 레이어가 하나뿐이어도, 설령 그것이 여러 전원 레일로 분할되어 있더라도 문제가 없을 수 있습니다. BGA 패키지에서 볼 수가 1000개 미만인 소형 디지털 프로세서의 경우에도 여전히 여러 공급 전압이 필요할 수 있습니다. 하지만 필요한 전력을 모두 프로세서에 공급하기 위해 전원 레이어를 큰 레일들로 분할할 수 있습니다. 대형 BGA에 전력을 공급하는 단일 레이어에서 가능한 전원 레일 수와 다양성을 보여주는 예가 아래에 나와 있습니다.

하나의 레이어에 너무 많은 전원 레일을 배치하려고 하면, 각 레일에 과도한 전류가 흐르게 될 수 있습니다. 이런 경우 고전류 레일을 위해 별도의 전원 레이어가 추가로 필요할 수 있습니다.
프로세서가 더 대형화되고 더 많은 I/O를 더 높은 속도로 지원해야 할수록 여러 개의 전원 플레인 레이어가 필요할 수 있으며, 각 전원 플레인에는 자체 접지 플레인이 함께 있어야 합니다. 이는 PDN 임피던스를 적절한 목표값 이하로 유지할 수 있을 만큼 충분한 플레인 커패시턴스를 제공하기 위해 필요합니다. 100MHz~1GHz 범위까지 서브 mOhm 수준의 PDN 임피던스는 대형 디지털 프로세서에서 일반적인 요구사항입니다. 이런 프로세서의 예로는 대형 CPU와 1,000개가 넘는 핀을 가진 대형 FPGA가 있습니다.
고속 디지털 설계에서는 일반적으로 Dk 값이 3에서 4 사이인 고급 FR4 소재를 사용합니다. 이러한 소재는 대체로 분산 특성도 낮으며, 낮은 Dk 값과 결합되면 고대역폭 채널의 신호 무결성에 유리합니다. 하지만 낮은 Dk 유전체가 항상 전원 무결성에 최선의 선택은 아닙니다.
낮은 Dk 소재가 전원 무결성에 “나쁘다”는 뜻은 아닙니다. 다만 전원-접지 플레인 쌍에서는 더 높은 Dk 값이 더 나은 선택일 수 있다는 의미입니다. 그 이유는 Dk가 높은 유전체가 동일한 두께에서 더 큰 플레인 커패시턴스를 제공하기 때문입니다. 그래서 어떤 경우에는 적층 구조에 ECM(embedded capacitance material)이라는 특수 소재를 사용하기도 합니다. 이러한 소재는 대체로 다음과 같은 세 가지 중요한 특성을 가집니다.
Df 값이 높으면 고주파에서 과도 현상을 감쇠시키는 데 도움이 되며, 높은 Dk 값과 얇은 레이어 두께는 GHz 대역까지 이르는 매우 높은 플레인 커패시턴스를 제공합니다. 이보다 더 높은 주파수에서는 프로세서 패키지 내부의 PDN 임피던스가 지배적이 되며, 다이의 범프에서 관측되는 전원 무결성을 결정하게 됩니다.
PCB 적층 구조에서 더 얇은 ECM을 사용할 때 PDN 임피던스가 감소하는 것을 보여주는 데이터입니다. 약 1GHz 부근의 공진 거동이 더 얇은 ECM 소재를 사용함으로써 크게 감소한 것을 매우 분명하게 확인할 수 있습니다. [출처: DuPont]
디커플링/바이패스 커패시터 선택과 관련해 가장 흔히 볼 수 있는 지침은 서로 10배 간격으로 떨어진 세 가지 커패시터 값, 즉 10 µF, 1 µF, 100 nF를 사용하라는 것입니다. 이 방법은 ASIC에는 괜찮을 수 있지만, 공진 피크 없이 낮은 PDN 임피던스를 요구하는 대형 디지털 프로세서에는 금방 한계가 드러날 수 있습니다. 공진이 목표 임피던스 값을 쉽게 초과할 수 있고, 그 결과 해당 주파수에서 강한 과도 현상이 발생해 전력 공급을 방해할 수 있기 때문입니다.
아래 이미지는 Eric Bogatin, Steve Sandler, Larry Smith가 작성한 대표적인 Signal Integrity Journal 기사에서 가져온 것으로, 고대역폭에서 전력을 필요로 하는 대형 디지털 프로세서에 왜 이런 커패시터 선택이 최적이 아닐 수 있는지를 잘 보여줍니다.

여러 MLCC 값을 사용한 PDN 임피던스. [출처: Signal Integrity Journal]
커패시터를 더 추가하면 PDN 임피던스 곡선을 낮출 수는 있지만, PDN 임피던스 피크를 목표 임피던스 값 아래로 낮추기 위해서는 엄청나게 많은 수의 커패시터가 필요할 수 있습니다. 더 나은 접근 방식은 기존 설계 지침에서 제시하는 세 가지 값을 넘어서 커패시터 값을 더 넓게 분산시키는 것입니다. 이렇게 하면 PDN 임피던스 피크를 더 매끄럽게 만들어, 임피던스 곡선을 목표값 이하로 유지하는 데 필요한 전체 커패시터 수를 줄일 수 있습니다.
쿼드 패키지와 ASIC 같은 소형 프로세서에서는 이 말이 실제로 맞습니다. 특히 전원/접지 플레인 쌍으로 전력을 공급하지 않는 경우에는 더욱 그렇습니다. 하지만 패키지 내부 영역의 핀까지 전원-접지 플레인 쌍을 통해 전력을 공급해야 하는 BGA 패키지의 대형 디지털 프로세서에서는, 모든 커패시터를 전원 및 접지 핀 가까이에 배치하는 것이 불가능합니다.
BGA를 사용하는 설계에서 전원-접지 플레인 쌍을 사용하면, 플레인을 통한 경로 인덕턴스는 트레이스와 비아로 라우팅된 어떤 연결의 인덕턴스보다 훨씬 낮습니다. 전원/접지 플레인 쌍은 일반적으로 0.1~0.5 nH 범위의 분산형 저인덕턴스 구조로 동작하는 반면, 짧은 트레이스와 비아 조합은 1~2 nH를 유발하고, 여러 비아를 포함하는 더 긴 트레이스 경로는 5~10 nH 이상까지 도달할 수 있습니다.
아래 표는 플레인 기반 라우팅이 왜 배치 제약을 바꾸는지를 보여주기 위해, 서로 다른 연결 유형의 예시 인덕턴스 값을 나타냅니다.
연결 유형 | 경로 인덕턴스 범위 |
|---|---|
전원/접지 플레인 쌍 | 0.5~1.0 nH |
단일 비아가 있는 짧은 트레이스 | 1~2 nH(비아와 ESL이 지배적) |
여러 비아가 있는 긴 트레이스 | 인치당 5~10 nH |
플레인 쌍은 디커플링 커패시터와 프로세서 핀 사이의 수평 거리에 관계없이 인터커넥트 인덕턴스를 낮게 유지하므로, BGA 필드에서 수 밀리미터 떨어진 곳에 배치된 커패시터도 과도 이벤트 동안 효과적으로 전하를 공급할 수 있습니다. 여기서 지배적인 제약 조건은 절대적인 거리상의 근접성이 아니라 전류 경로의 인덕턴스이며, 플레인 기반 전력 전달은 이 인덕턴스를 트레이스 기반 연결보다 훨씬 낮게 유지할 수 있습니다.
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