SPICE의 PDN 임피던스 시뮬레이션 및 분석

고속 신호 동작, RF 신호 전파 및 PDN 시뮬레이션은 PCB에서 시뮬레이션하기 가장 어려운 부분입니다. 이러한 전자기 현상 중에서 고속 신호 전파 및 RF 전파는 유용한 결과를 추출하기 위해 전자기장 솔버 도구가 필요합니다. 회로 시뮬레이션에서 모두 처리하기에는 와류와 설계별 효과가 너무 많습니다. 아무리 노력해도 이 두 가지 상황에서 모델링을 시도하기에는 정보가 너무 많습니다.

PDN 시뮬레이션은 시뮬레이션할 관련 주파수 범위가 보통 대부분의 장치에서 10GHz 미만으로 낮기 때문에 약간 다릅니다. 즉, 비교적 작은 기판에서 중간 속도의 디지털 컴포넌트를 지원하는 PDN은 전체 전자기장 솔버 시뮬레이션이 아닌 SPICE 시뮬레이션을 사용하여 모델링할 수 있습니다. 기판이 충분히 작거나 주파수가 전파를 무시할 수 있을 만큼 충분히 낮으면 SPICE 시뮬레이션을 통해 유용한 결과를 얻을 수 있습니다.

이전에 이 작업을 수행한 적이 없으신가요? 설정 방법과 예상할 수 있는 결과의 종류를 보여드리겠습니다. PDN에 연결된 부하 컴포넌트에서 스위칭 동작을 시뮬레이션하면 유용한 데이터를 추출하여 PDN을 설명하고 네트워크 매개 변수를 계산할 수 있습니다. 아래에서 보여드리는 시뮬레이션의 목표는 다음 요소들을 도출하는 것입니다.

• PDN 임피던스 스펙트럼
• 부하 컴포넌트의 입력 핀에서 측정된 과도 응답
• 전기 용량의 양 변화에 따른 이러한 매개변수의 변화

비교적 속도가 낮고 작은 기판에 대한 제한은 중요합니다. 진행하면서 이것이 실제로 무엇을 의미하는지 더 자세히 설명하겠습니다.

PDN 시뮬레이션 설정하기

PDN 임피던스를 설명하고 과도 응답을 계산하는 데 사용되는 표준 시뮬레이션을 아래 회로도에서 볼 수 있습니다. 사용자가 설계를 탐색하고 시뮬레이션이 어떻게 설정되었는지 확인할 수 있도록 Altium 365 뷰어에 이 회로도를 포함했습니다.

시뮬레이션 회로도는 특정 순서로 선택되지 않은 디커플링 커패시터 세트로 생성되었습니다. 처음에는 수치를 낮게 유지했지만, 전기 용량을 늘리는 것이 결과에 어떤 영향을 미치는지 확인하기 위해 시뮬레이션 후반부에 이 수치를 늘릴 것입니다. 진행하면서 다른 매개변수도 조정하겠습니다.

등가 회로 모델

이 회로도는 Altium Designer에 내장된 Simulation Generic Components(시뮬레이션 일반 컴포넌트) 라이브러리의 컴포넌트를 사용하여 설정했습니다. Altium Designer 사용자가 아니라면 SPICE 패키지나 다른 회로도 편집기의 일반 컴포넌트를 사용하여 다른 시뮬레이션 프로그램에서 이 시뮬레이션을 재현할 수 있습니다. 전체 시뮬레이션은 회로도에 표시된 대로 다음과 같은 4개의 섹션으로 구성됩니다.

• 레귤레이터(Regulator): PDN에 전력을 공급하는 전압 레귤레이터 모듈 또는 회로입니다. 레귤레이터 모듈 또는 회로의 정격 출력 저항과 인덕턴스도 포함했습니다.
• 디캡(Decaps): 디커플링 커패시터 섹션입니다. 커패시터에는 ESL 및 ESR이 별개의 컴포넌트로 포함되어 있어 명확하게 표시됩니다. 속성 패널 내부의 디커플링 커패시터 컴포넌트에서 ESL 및 ESR 값을 매개변수로 정의할 수도 있습니다.
• 평면(Plane): 이 섹션은 전원/접지 평면 쌍의 전기 용량, 인덕턴스 및 저항을 정의합니다. 이 섹션의 인덕턴스는 다른 문서에서 설명한 확산 인덕턴스입니다.
• PWR_IN: 부하 IC의 입력 전원 섹션입니다. 입력에서 인덕턴스, 핀 패키지 인덕턴스 및 접촉 저항을 통해 입력을 모델링하려고 시도했습니다. 이러한 값은 제품 및 패키지에 따라 다르지만, 이 예시의 값은 일반적인 자릿수입니다.

이 등가 회로 모델에서는 평면 전기 용량(CP1), 평면 인덕턴스(LP1)와 디커플링 커패시터를 조정해야 합니다. 과도 분석과 AC 스윕 시뮬레이션을 사용하여 이러한 데이터를 얻을 수 있습니다. 하지만 그전에 위에 표시된 NMOS 컴포넌트에 대해 논의해야 합니다.

부하 모델링

PWR_IN 섹션에는 부하 모델이 포함되어 있는데, 이 모델은 스위칭 n-채널 MOSFET일 뿐입니다. 부하를 모델링하고 PDN의 과도 응답을 살펴볼 때 목적은 PDN이 어떻게 스위칭 동작에 반응하여 전류를 끌어오는지 조사하는 것입니다. 이러한 방식으로 고속 MOSFET을 사용하는 것은 일부 논리 입력에 따라 부하 전류가 갑자기 고전류 상태로 전환되는 방식을 검사하는 한 가지 방법입니다. 이 논리 입력은 속성 패널에서 펄스 모드로 설정된 VSRC 요소를 사용하여 모델링됩니다. 상승 및 하락 시간은 1ns로 설정했습니다. 1/(상승 시간) 대역폭이 500MHz이지만 이는 초고주파 범위에 속하지 않으므로, 평면과 더 큰 커패시터의 디커플링 불량으로 인해 신호에 영향이 있을 수 있습니다.

이를 수행하는 또 다른 방법은 전류 소스를 펄스 모드로 설정하는 것입니다. 이를 통해 저전류 상태와 고전류 상태 간 부하를 전환하는 동일한 기능을 효과적으로 수행할 수 있습니다. 그런 다음 시뮬레이션은 MOSFET 드레인에 주어진 결과 전류 및 전압을 읽습니다. 더 정확한 방법은 CMOS 버퍼 회로를 배치하여 IO를 모델링하는 것이지만, 접지 바운스나 Jitter 등의 검사에 더 적합하므로 나중에 다루도록 하겠습니다. 지금은 논리 회로가 상태를 전환하고 PDN을 통해 전류를 끌어올 때 어떤 일이 발생하는지 알아보기 위해 위의 모델을 살펴보겠습니다.

결과

먼저 위 사례의 결과를 살펴보겠습니다. 여기서는 여러 값을 지닌 9개의 디커플링 커패시터가 병렬로 연결되어 있으며, 이러한 커패시터는 모두 유사한 ESL 및 중간 ESR 값을 가집니다. PDN 임피던스에 관한 다른 문서에서 설명한 것처럼, ESR 값은 PDN 임피던스 스펙트럼을 평면화하는 데 도움이 되므로 중요합니다. 시뮬레이션 매개변수는 다음과 같습니다.

• 과도 현상 분석: 단계 크기 10ns, 총 시뮬레이션 시간 5~10us
• AC 스윕: 최대 주파수 10GHz(PDN의 |Z| 계산)
• 디커플링 커패시터 수: 위의 커패시터 9개로 구성된 블록과 커패시터 36개로 구성된 4배 블록을 살펴보겠습니다.
• 평면 전기 용량: 낮은 상태(CP1 = 20pF) 및 높은 상태(CP1 = 1nF)
• 코어 전압: VDD = 1.8V

커패시터 9개, 20pF 평면 전기 용량

9개의 디커플링 커패시터와 20pF 평면 전기 용량만으로 원하는 1.8V 코어 전압에 중첩된 진폭에서 최대 300mV에 이르는 매우 큰 과도 응답 변동을 확인할 수 있습니다. 이는 실제 적용에서는 용납할 수 없을 정도로 크며, 이로 인해 출력에 큰 결함이 발생할 수 있습니다. 여기에 표시된 데이터는 .sdf 파일에서 추출했으며 Excel 형식으로 내보낼 수 있습니다.

커패시터 36개, 1pF 평면 전기 용량

디커플링 커패시터의 수를 4배 늘리고 평면 전기 용량을 50배 늘리면 어떻게 되는지 알아보겠습니다. 이 설계의 향상된 최신 버전은 아래에서 확인하세요. 디커플링 커패시터 블록은 이 디커플링 네트워크의 등가 전기 용량을 높이기 위해 복사됩니다.

결과는 전원/접지 평면 쌍과 더 많은 디커플링 커패시터의 이점을 명확하게 보여줍니다. 전기 용량이 증가하면 일반적인 예상대로 과도 응답의 진폭이 감소합니다. 커패시터 수를 4배로 늘리고 평면 전기 용량을 증가시키면 PDN의 파워 레일 응답이 불과 100mV의 진폭으로 변동합니다.

이는 1.8V 레일에는 여전히 약간 큰 편이며, 36개의 커패시터를 사용하면 더 나은 결과를 얻을 수 있을 것으로 생각될 수 있습니다. 하지만 각 경우의 임피던스 스펙트럼을 살펴보면 더 많은 커패시터로 상당한 감쇠를 얻을 수 없는 이유를 알 수 있습니다.

임피던스 비교

주파수 도메인(AC 스윕 결과)에서 복잡한 V/I 응답 함수의 비율을 구한 다음 이 비율의 크기를 계산하여 PDN 임피던스를 구할 수도 있습니다. PDN 임피던스가 특히 1/(상승 시간) 대역폭 제한 근처에서 여전히 약간 크다는 것을 확인할 수 있습니다. 또한 PDN 임피던스 스펙트럼을 살펴보면 아래와 같은 이점을 확인할 수 있습니다. 아래의 그래프는 디커플링 커패시터 36개/1nF의 현재 상황을 이전 상황인 디커플링 커패시터 9개/20pF와 비교한 것입니다.

지난 10여 년 동안은 낮은 임피던스(1mOhms)만 사용되었습니다. 이러한 저임피던스 대역이 더 낮고 더 넓어지기를 바랍니다. 또한 피크는 약 3MHz이며, 고주파 응답은 630MHz입니다. 이러한 문제를 해결하려면 더 많은 수의 다양한 커패시터가 필요할 수 있습니다. IC로 레이어를 전환하는 동안 비아 수를 늘리는 등 다른 요령을 사용할 수 있는데, 이렇게 하면 PWR_IN 입력 스테이지의 총 인덕턴스가 감소하므로 이를 SPICE 시뮬레이션에 반영할 수 있습니다.

실제로 IO 수가 많은 IC, 특히 단일 펄스에서 720mA의 전류를 소비하는 IC에서는 일반적으로 36개의 저ESL/저ESR 커패시터를 사용합니다. IO 수가 많은 고속 부품을 사용하는 일부 레퍼런스 설계나 평가 제품을 보면 36개의 디커플링 커패시터가 적은 수라는 사실을 알 수 있습니다. 참고로 이 펄스의 dI/dt 값은 720MA/sec(초당 720 메가 암페어)로, 많은 커패시터를 매우 빠르게 방전해야 하는 엄청난 수치입니다. 이 얇은 평면 분리 유전체에 내장된 전기 용량 재료 또한 평면 전기 용량를 증가시킵니다.

'작은' 기판이어야 하는 이유는 무엇인가요?

정확히 어떤 PDN이 '작은' PDN에 해당할까요? 부하가 전환되면 광대역 전류 펄스가 PDN으로 끌려오고 이 펄스는 빛의 속도로 PDN을 따라 이동합니다. 이는 전파 신호와도 같지만, 데이터가 아닌 전력을 전달하는 신호라고 생각하면 됩니다. 작은 PDN의 한계에서는 전송 라인에서와 마찬가지로 전파 효과를 무시할 수 있습니다. 실제로 여기에서는 전송 라인 비교가 적절하며, PDN은 종종 전송 라인에 사용되는 것과 동일한 집중 회로 모델로 설명됩니다.

전달된 전력 펄스에서 가장 큰 주파수 컴포넌트가 있는 파장이 정격 기판 크기보다 훨씬 큰 경우, 전달된 전력이 레귤레이터 출력에서 부하 입력으로 전파되어야 한다는 사실을 무시할 수 있습니다. 이는 전송 라인의 임계 길이를 정의할 수 있는 이유를 이해하는 데 사용되는 논리와 동일한 논리입니다. 설계가 너무 커지거나 관련 대역폭이 초고주파수에 도달하면 완벽한 PDN 임피던스 시뮬레이션을 수행하고 과도 응답을 추출하기 위해 전자기 솔버가 필요합니다.

무엇이 누락되었나요?

빈틈없는 설계 엔지니어라면 중요한 사실 한 가지를 알아차릴 것입니다. 바로 평면 전기 용량에 손실을 포함하지 않았다는 것입니다! 이는 유전율의 허수 부분을 참조합니다. 이러한 허수 부분은 평면 전기 용량과 직렬로 저항을 추가하여 모델링됩니다. 이는 기본적으로 전송 라인의 임피던스 방정식에 있는 G와 같은 역할을 합니다. 이 저항의 크기는 추가적인 계산이 필요하며, 이러한 계산은 평면 레이어를 분리하는 유전체 재료의 손실량에 따라 달라집니다. 전원면 공진에 관한 다음 문서에서는 적층판의 고손실 탄젠트의 유익한 효과를 확인할 수 있습니다.

이외에 또 무엇을 시뮬레이션할 수 있나요?

위의 결과는 전기 용량을 추가하면 어떻게 PDN 임피던스가 감소하고 코어 전압의 안정화에 도움이 되는지 나타냅니다. 위의 커패시터는 다소 무작위로 선택되었으며, 특정 주파수 범위를 대상으로 하는 철저한 분석을 기반으로 하지 않았습니다. 이 연습을 한 후 더 넓은 대역폭에서 PDN 임피던스 감소를 생성하면 더 나은 결과를 얻을 수도 있습니다.

SPICE에서 시뮬레이션할 수 있는 다른 몇 가지 사항은 다음과 같습니다.

• PDN의 S-파라미터(입력 포트와 출력 포트의 임피던스를 계산하여 도출). 이는 이미 수행했습니다.
• PDN으로 끌어온 모든 전류 펄스에 대한 임펄스 응답
• PDN의 여러 레일 간 임피던스 전달
• 전원 핀에 페라이트를 추가하는 것과 같은 추가 인덕턴스의 효과. 이에 대해서는 다음 문서에서 알아보겠습니다.
• 부하의 전원 입력에 직접 바이패스 커패시터 추가(Q1과 병렬로)

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