PDN 임피던스 분석 및 모델링: 회로도에서 레이아웃까지

전력 무결성은 PCB의 많은 성능 측면에 영향을 미치며, 디지털 설계에서 전력 무결성을 보장하는 것은 PCB 레이아웃이 낮은 전력 전달 네트워크(PDN) 임피던스를 갖도록 하는 것에서 시작됩니다. PDN 임피던스의 몇 가지 기본적인 측면과 PCB에서 상대적으로 낮은 PDN 임피던스에 도달하는 데 도움이 되는 몇 가지 기본 설계 단계가 있습니다. 낮은 임피던스가 없으면 전력 레일의 큰 전압 변동으로 인해 보드의 구성 요소가 잘못 작동할 수 있으며, 이는 신호로 전파되어 상승 또는 하강 에지에서 지터로 나타날 수 있습니다.

PDN 분석은 시간 영역과 주파수 영역의 두 가지 체제에서 발생합니다. PDN 임피던스에 대해 어느 정도 정확한 모델을 구축할 수 있다면, PDN에서의 과도 응답을 현대 구성 요소의 전력 변동 한계와 비교할 수 있습니다. PDN 분석은 또한 주파수 영역에서 발생하며, 이는 디자이너가 디지털 또는 아날로그 시스템에서 지원할 수 있는 신호 대역폭과 전력 수준을 결정할 수 있게 합니다.

왜 PDN 임피던스 분석을 수행해야 하나요?

PDN에서 전력 전달 네트워크를 설계하는 목표는 DC 및/또는 AC 전력이 필요한 곳에 도달할 수 있도록 하는 것입니다. 전력 조정기는 저임피던스 출력을 가지므로, 필요할 때마다 PDN의 부하 구성 요소에 전력을 공급할 수 있는 저임피던스 경로를 만들고자 합니다. 전력이 전달되고 소산되는 방식은 AC 또는 DC 시스템을 보는지에 따라 달라집니다. 고속 디지털 시스템과 아날로그 시스템은 시스템의 일부 영역에서 두 구성 요소가 모두 존재하므로, 우리는 두 가지 측면에서 전력 무결성을 고려해야 합니다.

DC PDN 분석

저항성 구성 요소가 있는 DC 시스템에서 전력 전달은 상대적으로 간단한 개념입니다; 전력은 부하의 저항에 기반하여 부하에 전달됩니다. 이러한 이유로, DC PDN 분석은 일반적으로 PCB로 이어지는 도체를 통한 저항성 전력 손실(IR 강하)만을 고려합니다. 이는 평면과 전력 분배에 사용되는 전력 레일에서의 전류 밀도 계산을 필요로 하며, 이는 PCB 레이아웃에서 색상 코드 맵으로 시각화될 수 있습니다.

DC PDN 분석은 디지털 시스템 설계의 일부로 종종 간과됩니다. 그러나 대규모 IC를 지원하는 현대 디지털 시스템은 많은 고속 IO(예: FPGA)를 가지고 있으며 언제든지 큰 전류를 순간적으로 끌어올 필요가 있기 때문에 여전히 중요합니다. 노이즈가 없는 전력 전달을 보장하기 위해, 디지털 시스템은 AC 전력 무결성 분석에 의존합니다.

AC PDN 분석

AC 부분의 전력 전달은 더 복잡하며 노이즈 문제에 취약합니다. 과거에는 고코어 전압(5V 포화 논리)에서 작동하는 TTL 구성 요소로 인해 많은 전력 무결성 문제를 무시할 수 있었습니다. 왜냐하면 이러한 구성 요소의 논리 회로에서 노이즈 여유가 매우 컸기 때문입니다. 오늘날의 디지털 구성 요소는 일반적으로 3V3 또는 그 이하의 코어 전압에서 작동하며 노이즈 여유가 적고 IO 수가 더 많습니다.

간단히 말해서, AC PDN 임피던스는 회로의 다음과 같은 측면에 영향을 미칠 것입니다:

• 전력 버스 노이즈. PCB 내의 순간 전류가 특정 주파수에서 높은 반응 임피던스와 상호 작용함으로써 PDN 전압의 리플이 생성됩니다. PDN 임피던스가 주파수의 함수라는 점을 주목하세요. 따라서 스위칭에 의해 발생하는 전압 리플도 주파수의 함수가 됩니다. 이러한 순간적 변화는 전압 조정기의 출력에서 스위칭 노이즈 수준에 관계없이 발생한다는 점을 주목하세요.

• 전력 버스 노이즈의 감쇠. 절연 라미네이트의 저항과 손실량이 전력 버스의 리플이 링잉(즉, 과소감쇠된 일시적 진동)으로 나타나는지, 아니면 과대감쇠되는지를 결정합니다. 이는 감쇠 커패시터의 크기를 잘못 선택한 경우 또는 감쇠 커패시터의 자체 공진 주파수를 감쇠 네트워크에서 고려하지 않았을 때 발생할 수 있는 문제 중 하나입니다.

• 필요한 감쇠 수준. 대부분의 커패시터는 상대적으로 낮은 자체 공진 주파수(~100 MHz에서 ~1 GHz)로 인해 빠른 로직을 사용하는 PCB에서 감쇠를 보장하기에 충분하지 않을 수 있습니다. 따라서, 설계자들은 작은 케이스/높은 Dk 커패시터(예: 0201 MLCCs)와 면간 커패시턴스를 사용하여 충분한 감쇠를 제공합니다.

• 현재 반환 경로. 귀하의 반환 전류는 최소 저항(직류 전류의 경우) 또는 최소 리액턴스(교류 전류의 경우)의 경로를 따라갈 것입니다. 접지 네트워크의 임피던스는 공간에서 변화하며, 이는 부분적으로 신호 트레이스와 PDN 사이의 기생 결합에 따라 달라집니다. PDN에서 가장 타이트한 반환 전류 루프를 생성하기 위해서는, 최소 확산 인덕턴스와 PDN 전체에 걸쳐 최대 평면 커패시턴스를 보장하기 위해 평면을 사용하는 것이 가장 좋습니다.

• 타이밍 지터. 신호에는 유한한 전파 시간이 있기 때문에, 디커플링 커패시터와 레귤레이터에서 뽑아낸 전류 버스트가 스위칭 구성 요소에 도달하는 데에는 시간이 걸립니다. 전이 전류 버스트가 IO로 전파될 때, 전이 변동은 출력 신호와 간섭하여 신호 상승 시간에 일정한 지터를 생성하게 됩니다. 일반적으로, 전원 레일 노이즈로 인한 타이밍 지터는 노이즈 강도와 레귤레이터와 구성 요소 사이의 길이가 증가함에 따라 증가합니다. 큰 보드에서 RMS 지터는 나노초의 순서에 도달할 수 있습니다.

이러한 문제는 전원을 평면 레이어를 사용하여 라우팅하고, PCB 스택 업에서 전원 및 접지 평면을 인접하게 배치하며, 병렬로 여러 평면을 사용함으로써 줄일 수 있습니다. 평면 레이어 사이에 손실 특성을 가진 고-Dk 라미네이트가 선호되며, 내장된 커패시턴스 재료와 같습니다. 평면 쌍이 포함될 때, 평면과 디커플링 네트워크가 전력 무결성 및 전체 PDN 임피던스에 미치는 영향을 모델링하고 시뮬레이션하는 방법을 이해하는 것이 중요합니다.

PDN 임피던스 분석을 위한 회로 모델

PDN의 임피던스 스펙트럼과 그 순간적인 반응을 스키매틱에서 직접 모델링할 수 있습니다. 단, PDN의 기생성분을 고려해야 합니다. 아래 모델에서 여러 회로 요소를 볼 수 있지만, 이 모델은 실제로 두 가지 구성 요소만 포함하고 있습니다. 첫 번째는 일정한 출력 임피던스 Z(out)를 가지며 일반적으로 RL 시리즈인 전원 공급장치/레귤레이터입니다. 두 번째는 이상적인 커패시턴스 Cc1을 가진 디커플링 커패시터입니다. 나머지 회로 요소는 기생성분입니다. Rs와 Ls 값은 각각 본질적인 도체 저항과 기생 전력 평면 인덕턴스를 모델링하기 위한 것입니다. Rp, Lp, 및 Cp 요소는 전원 및 접지 평면 사이의 기생 커플링(즉, 평면 간 커패시턴스)을 고려합니다.

평면에서 Lp 요소는 여러 공급/반환 비아를 평면 쌍에 연결함으로써 제거하거나 크게 줄일 수 있습니다. 이는 많은 고속 신호를 공급하는 큰 BGAs와 같은 고핀수 구성 요소에 전력과 접지 연결을 공급하는 데 실질적으로 수행되는 작업입니다. 따라서 많은 PDN 임피던스 모델에서는 SPICE에서 이 요소를 무시합니다.

다이 및 패키지 기생 소자

현명한 설계자라면 PDN의 부하에 내장되어 있기 때문에 위 분석에서 패키지 및 다이 임피던스의 기여가 포함되지 않았다는 것을 알아차렸을 것입니다. 이들 또한 PDN에서 고려해야 합니다. 왜냐하면 이들은 용량성 및 유도성 기생 소자를 포함하기 때문입니다.

PDN 시뮬레이션에서, 예를 들어 SPICE에서, 우리는 패키지 기생 소자를 일반적으로 무시합니다. 왜냐하면 우리는 PDN의 각 레일 끝에 도달하는 전압만을 신경 쓰기 때문입니다. 만약 우리가 PDN 레일 전압을 출력의 동작과 연결하기 시작하고 싶다면, 패키지 기생 소자와 전력이 필요한 실제 논리 회로에 대한 모델이 필요합니다. PCB 설계자의 경우, 부족한 다이 용량은 패키지의 PWR과 GND 핀 사이에 바이패스 커패시터를 사용하여 극복됩니다. 용량은 PDN의 극점의 주파수를 먼저 살펴보고 이에 맞는 SRF 커패시터를 선택함으로써 결정할 수 있습니다.

분석 목표

이 모델을 분석하기 전에, 모델의 다양한 요소들의 값을 결정하거나 추정해야 합니다. 분리 캐패시터 값은 쉽습니다; 원하는 캐패시터의 데이터시트에서 값을 얻으세요. 평면 간 커패시턴스도 대략 추정하기 쉽습니다; 기판의 유전 상수, 중첩된 접지/전원 평면의 면적, 그리고 스택업에서의 거리를 사용하면 평면 간 커패시턴스 Cp를 알 수 있습니다. 나머지 R 값은 의도한 트레이스 치수를 사용하여 계산할 수 있습니다. L 값은 회로의 각 부분에 대한 대략적인 루프 인덕턴스에서 추정해야 합니다; 이 값들은 일반적으로 pH에서 몇 nH의 순서입니다.

이 모델을 분석하는 목표는 두 가지입니다:

1. 오른쪽의 +와 - 단자 사이의 임피던스를 주파수의 함수로 결정합니다. 이는 간단한 주파수 스윕으로 수행할 수 있습니다.

2. PDN 임피던스가 목표 임피던스보다 작은지 확인합니다. 목표 임피던스를 계산하는 한 가지 간단한 방법은 스위칭 IC가 PDN으로 끌어들이는 전류와 허용되는 전압 리플을 사용하는 것입니다:

3. 전력 공급 장치 출력과 병렬로 전류원을 추가하여 과도 현상의 동작을 검토하십시오(양극을 Z(out) 앞에 두십시오). 아래 방정식에서 보여주는 총 전하 Q를 가진 델타 함수 충격을 공급하도록 전류원을 설정하거나 계단 전류를 공급하십시오. 이는 스위칭 IC에 전류 버스트를 제공하기 위해 필요한 총 용량을 효과적으로 알려줍니다.

4. 가장 낮은 주파수의 구조적 공진이 스위칭 IC에 필요한 대역폭보다 큰지 확인하십시오. 목표는 가능한 가장 넓은 주파수 대역에서 리플과 EMI를 최소화하는 것입니다.

3번 항목은 하류 스위칭 IC로 인한 과도 응답을 모델링하려는 것임을 유의하십시오. 동시에 스위칭할 10개의 IC가 있고 모두 동일한 과도 전류를 PDN으로 끌어들인다면, 당신의 충격 크기는 10배 더 커지고 주어진 리플 전압에 대해 목표 임피던스는 10배 더 작아져야 합니다. 이 세 가지 점을 검토한 후에는 결과를 해석하고 PDN에서 전력 변동을 억제하기 위해 취할 수 있는 설계 단계를 결정할 수 있습니다.

PDN 임피던스 분석 결과 해석 방법

스키마에서의 SPICE 시뮬레이션은 PCB의 PDN 효율성을 분석하는 첫 단계입니다. 각 도메인에서 다른 데이터를 추출하고 분석해야 합니다; 위의 #1-#3 포인트는 스키마나 PCB 레이아웃에서 검토할 수 있지만, #4 포인트는 PCB 레이아웃에서만 정확하게 결정될 수 있습니다.

회로 모델에서의 SPICE 결과

위의 #1 및 #2 포인트와 관련하여, 모든 주파수에서 PDN 임피던스가 목표 임피던스보다 작은지 SPICE를 사용하여 확인할 수 있습니다(디지털 신호의 경우 최대 대역폭까지, 아날로그 신호의 경우 사용할 관련 주파수 범위 내에서). 이 경우, 모든 IO가 동시에 전환되는 경우를 기반으로 임피던스를 계산했다면, PDN이 의도한 대로 작동할 가능성이 더 높으며 결과적인 신호 무결성 문제가 발생하지 않을 것입니다.

포인트 #3은 PDN에서 과도 응답을 시뮬레이션하여 검토할 수 있습니다. 임피던스 스펙트럼의 특정 피크는 LTI 시스템에서 극점이며, 이는 과도 분석 결과에서 과도한 진동으로 나타납니다. 과도 응답이 과도하게 감쇠되었다면, 이 진동을 임계 감쇠/과감쇠 영역으로 가져오거나, 특정 커패시터 값으로 이 극점들을 저 임피던스로 설정해야 합니다. 이는 더 큰 디커플링 커패시터를 사용하거나 유효 시리즈 인덕턴스가 낮은 커패시터를 사용하는 것을 요구합니다. 디커플링 커패시터는 위에 나열된 충동 전하를 제공할 수 있도록 크기를 조정해야 합니다, 하지만 PDN의 최저 공진 조건을 변경하여 과도 응답이 과감쇠되거나 무시할 수 있을 정도로 작게 만들기 위해 더 큰 디커플링 커패시터를 사용해 볼 수도 있습니다.

위에서 언급한 디커플링 캐패시터 크기 조정 및 자체 공진 문제 외에도, 3번 항목의 결과는 1ns 또는 그보다 빠른 로직을 가진 IC를 적절히 디커플링하기 위해 내부 평면 커패시턴스가 요구 사항으로 나열된 이유를 설명해야 합니다. 매우 큰 디커플링 캐패시터를 사용하고 매우 높은 자체 공진 주파수를 가진 것들(시장에 이용 가능)을 사용하는 것 외에도, 접지 평면과 전원 평면을 인접한 층에 배치하는 것은 역사적으로 PDN에서 요구되는 디커플링 수준을 제공하는 유일한 방법이었습니다. 여러분이 내부 평면 커패시턴스를 증가시키거나 여러 캐패시터를 사용하여 디커플링 커패시턴스를 증가시키는지 여부에 관계없이, 이 커패시턴스를 충분히 크게 만들면 과도한 응답을 과감항 상태로 만들어 효과적으로 제거할 수 있습니다.

레이아웃 후 결과

4번 항목은 PCB 레이아웃에서 검토되어야 합니다. 왜냐하면 이는 파동 전파에 의존하기 때문입니다. PDN의 평면 배열은 대규모 패치 안테나처럼 작동하여, 순간적인 전류 버스트를 공급할 때 EMI의 원천이 될 수 있습니다. PDN의 스위칭 동작은 보드 가장자리에서 강한 방출을 이끌어내는 공진을 자극할 수 있습니다. 이는 최소한 PCB의 내부 층 내에서 파동 전파를 시뮬레이션하고 이후 근접장 또는 원거리장 방출을 시뮬레이션하기 위해 2D 주파수 도메인 필드 솔버가 필요합니다.

PDN의 특정 영역에서 강한 공진이 발견되면, 해당 영역의 PDN 임피던스가 매우 높을 수 있음을 나타냅니다. 따라서, 이 영역의 임피던스를 감소시키고자 할 때, 더 많은 용량을 추가하거나 PCB 레이아웃에서 고임피던스 요소를 식별하여 수정하는 방법이 있습니다. 이는 PDN의 반환 경로 불연속성을 제거하는 것만큼 간단할 수 있습니다.

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