Simulazione e analisi dell'impedenza PDN in SPICE

Comportamento del segnale ad alta velocità, propagazione del segnale RF e simulazioni PDN sono alcuni degli aspetti di un PCB più difficili da simulare. Tra questi fenomeni elettromagnetici, la propagazione del segnale ad alta velocità e la propagazione RF richiedono strumenti del field solver elettromagnetico per estrarre risultati utili. Ci sono semplicemente troppi parassiti ed effetti specifici della progettazione da considerare in una simulazione del circuito. Per quanto ci provi, ci sono troppe informazioni per tentare di modellare in queste due situazioni.

Le simulazioni PDN sono leggermente diverse in quanto l'intervallo di frequenza rilevante da simulare è inferiore: in genere inferiore a 10 GHz per la maggior parte dei dispositivi. Ciò significa che una PDN che supporta componenti digitali a velocità moderata su una scheda relativamente piccola può essere modellata utilizzando simulazioni SPICE anziché simulazioni di un field solver elettromagnetico completo. Finché la scheda è sufficientemente piccola o le frequenze sono sufficientemente basse da poter ignorare la propagazione, è possibile ottenere alcuni risultati utili con una simulazione SPICE.

Se non l'hai mai fatto prima, ti mostrerò come effettuare questa configurazione e quali tipi di risultati ti puoi aspettare. Simulando l'azione di commutazione in un componente di carico connesso a una PDN, è possibile estrarre alcuni dati utili per descrivere la PDN e persino calcolare i relativi parametri di rete. Nelle simulazioni che mostrerò di seguito, l'obiettivo è quello di estrarre:

• Uno spettro di impedenza PDN
• La risposta transitoria misurata sul pin di ingresso del componente di carico
• Come cambiano questi parametri al variare della quantità di capacità

La limitazione a schede piccole e a velocità relativamente basse è importante, e descriverò un po' meglio cosa significa veramente man mano che procediamo.

Configurazione di una simulazione PDN

Una simulazione standard utilizzata per descrivere l'impedenza della PDN e calcolare la risposta transitoria viene visualizzata nello schematico seguente. L'ho inserito in Altium 365 Viewer in modo che gli utenti possano sfogliare la progettazione e vedere come è impostata la simulazione.

Lo schematico della simulazione è stato creato con una serie di condensatori di disaccoppiamento che non sono stati scelti in nessun ordine particolare. Inizialmente ho mantenuto il numero basso, ma lo aumenterò più avanti nella simulazione, solo per poter vedere come l'aumento della capacità influisce sui risultati. Adatteremo gli altri parametri man mano che andiamo avanti.

Modello di circuito equivalente

Questo schematico è configurato utilizzando componenti nella libreria Componenti generici di simulazione integrata in Altium Designer. Se non sei un utente Altium Designer, puoi certamente ricrearlo in qualsiasi altro programma di simulazione utilizzando componenti generici in un pacchetto SPICE o in un altro editor schematico. La simulazione complessiva consiste di quattro sezioni come ho indicato nello schematico:

• Regolatore: questo è il modulo regolatore di tensione o il circuito che fornisce alimentazione al PDN. Ho incluso la sua resistenza di uscita nominale e l'induttanza.
• Decaps: questa è la sezione del condensatore di disaccoppiamento. I condensatori comprendono ESL e ESR come componenti separati solo per farli vedere chiaramente. Tieni presente che potresti anche definire questi valori come parametri in questi componenti all'interno del pannello Proprietà.
• Piano: questa sezione definisce la capacità, l'induttanza e la resistenza della nostra coppia formata dal piano alimentazione/terra. L'induttanza in questa sezione è un'induttanza diffusa, che ho descritto in un altro articolo.
• PWR_IN: questa è la sezione di alimentazione in ingresso nel nostro circuito integrato di carico. Ho tentato di modellare l'ingresso tramite induttanza, induttanza pin-package e la resistenza di contatto all'ingresso. Questi valori sono specifici del prodotto e del pacchetto, ma i valori qui riportati sono tipici numeri di ordine di grandezza.

Questo modello di circuito equivalente richiede la regolazione della capacità del piano (CP1), dell'induttanza del piano (LP1) e del numero di condensatori di disaccoppiamento. Per ottenere questi dati utilizzeremo l'analisi transitoria e le simulazioni di scansione in corrente alternata. Prima di ciò, dovremmo discutere del componente NMOS mostrato sopra.

Modellazione del carico

La sezione PWR_IN include un modello per il carico, che è solo un N-channel MOSFET di commutazione. Quando si modella il carico e si esamina la risposta transitoria sulla PDN, l'obiettivo è capire come reagisce la PDN all'azione di commutazione, assorbendo corrente. L'utilizzo di un MOSFET veloce in questo modo è un metodo per esaminare come la corrente di carico passa improvvisamente a uno stato di corrente elevata in base a un input logico. L'input logico viene modellato con l'elemento VSRC impostato sulla modalità Impulso nel Pannello Proprietà. Ho impostato i tempi di risalita e discesa a 1 ns. Non si tratta di una gamma di frequenze molto elevate, anche se la larghezza di banda 1/(tempo di risalita) è di 500 MHz, quindi il segnale potrebbe essere influenzato da uno scarso disaccoppiamento nei piani e da condensatori più grandi.

L'altro modo per fare ciò è con una sorgente di corrente impostata sulla modalità pulsata. Q svolgerebbe effettivamente la stessa funzione di commutazione del carico tra stati di corrente bassa e alta. La simulazione leggerà quindi la corrente e la tensione risultanti fornite allo scarico del MOSFET. Un metodo più accurato sarebbe quello di posizionare un circuito buffer CMOS per modellare un IO, ma sarebbe più utile per esaminare qualcosa come il ground bounce o il jitter, quindi lo salveremo per un secondo momento. Per ora ci limiteremo a esaminare il modello precedente per capire cosa accade quando i circuiti logici cambiano stato e assorbono corrente attraverso la PDN.

Risultati

Anzitutto, vorrei esaminare i risultati per il caso precedente, in cui abbiamo 9 condensatori di disaccoppiamento di vari valori in parallelo, tutti con valori ESL simili e ESR moderati. Il valore ESR è importante in questo caso, poiché aiuta ad appiattire lo spettro di impedenza PDN, come ho mostrato in un altro articolo sull'impedenza PDN. I parametri di simulazione sono i seguenti:

• Analisi transitoria: dimensione del passo 10 ns, tempo di simulazione totale 5-10 us
• Scansione in corrente alternata: frequenza massima di 10 GHz, calcolo di |Z| per la PDN
• Numero di condensatori di disaccoppiamento: osserverò il suddetto blocco di 9 condensatori e un blocco quadruplicato di 36 condensatori.
• Capacità del piano: stato basso (CP1 = 20 pF) e stato alto (CP1 = 1 nF)
• Tensione di base: VDD = 1,8 V

9 condensatori, capacità del piano di 20 pF

Con solo 9 condensatori di disaccoppiamento e una capacità del piano di 20 pF, possiamo vedere fluttuazioni molto ampie nella risposta ai transitori che raggiungono ~ 300 mV in ampiezza sovrapposti alla tensione del core di 1,8 V desiderata. Questo valore è inaccettabilmente grande per qualsiasi applicazione pratica e produrrebbe notevoli anomalie nell'output. I dati mostrati qui sono stati estratti dal file .sdf ed esportati in formato Excel.

36 condensatori, capacità del piano 1 nF

Vediamo cosa succede quadruplicando il numero di condensatori di disaccoppiamento e aumentando di 50 volte la capacità del piano. La versione nuova e migliorata di questa progettazione è mostrata di seguito. Il blocco del condensatore di disaccoppiamento è fondamentalmente copiato per aumentare la capacità equivalente di questa rete di disaccoppiamento.

I risultati mostrano chiaramente il vantaggio di avere coppie di piani di alimentazione/terra e più condensatori di disaccoppiamento; man mano che la capacità aumenta, l'ampiezza della risposta transitoria diminuisce, proprio come ci potremmo aspettare. La risposta del binario di alimentazione sulla PDN fluttua con un'ampiezza di soli 100 mV quando quadruplichiamo il numero di condensatori e aumentiamo la capacità del piano.

Questo valore è ancora un po' elevato per un binario da 1,8 V e magari l'uso di 36 condensatori dovrebbe produrre un risultato migliore. Possiamo capire perché non otteniamo uno smorzamento significativo con più condensatori osservando gli spettri di impedenza in ciascun caso.

Confronto dell'impedenza

Possiamo anche ottenere l'impedenza della PDN prendendo il rapporto delle complesse funzioni di risposta V/I nel dominio di frequenza (risultati della scansione in corrente alternata), seguito dal calcolo della magnitudine di questo rapporto. Si può notare che l'impedenza della PDN è ancora un po' grande, soprattutto in prossimità del limite di larghezza di banda di 1/(tempo di risalita). Possiamo anche notare il vantaggio guardando lo spettro di impedenza della PDN, come mostrato di seguito. Il grafico sottostante confronta la situazione attuale con 36 decaps/1 nF con la situazione precedente di 9 decaps/20 pF.

Si noti che abbiamo solo una bassa impedenza (100 mOhm) su circa 1 decade. Vorremmo che questa banda di bassa impedenza fosse più bassa e più ampia. Abbiamo riscontrato anche alcuni picchi intorno ai 3 MHz e una risposta in alta frequenza a 630 MHz. Per risolvere questi problemi, potremmo aver bisogno di un numero e di una diversificazione maggiori di condensatori. Possiamo usare altri trucchi, come aumentare il numero di via durante la transizione del layer nel circuito integrato, poiché ciò ridurrebbe l'induttanza totale nella fase di ingresso PWR_IN, e potremmo rifletterlo nella simulazione SPICE.

In pratica, la presenza di 36 condensatori low-ESL/low-ESR è comune nei circuiti integrati ad alto numero di IO e certamente in quelli che assorbono 720 mA di corrente in un singolo impulso. Infatti, se si esaminano alcuni progetti di riferimento o prodotti di valutazione che utilizzano componenti ad alta velocità con un elevato numero di IO, si scopre che 36 condensatori di disaccoppiamento sono un numero basso. Solo per dare un punto di vista, il valore dI/dt per questo impulso è di 720 MA/sec (cioè 720 mega-Ampere al secondo!), un numero enorme che richiede a molti condensatori di scaricarsi molto rapidamente. I materiali di capacità incorporati su questo dielettrico di separazione del piano sottile aumenteranno anche la capacità del piano stesso.

Perché schede "piccole"?

Cosa si intende esattamente per PDN "piccola"? Ricorda, quando il carico commuta, un impulso di corrente a banda larga viene spinto nella PDN e questo impulso viaggia lungo la PDN alla velocità della luce. Pensalo come un segnale che si propaga, ma che trasporta energia anziché dati. Nei limiti di una piccola PDN, possiamo ignorare gli effetti di propagazione proprio come in una linea di trasmissione. In effetti, il paragone con la linea di trasmissione è azzeccato e una PDN viene talvolta descritta con lo stesso modello di circuito a parametri concentrati utilizzato per le linee di trasmissione.

Quando la lunghezza d'onda con la componente di frequenza maggiore nell'impulso di potenza erogato è molto più elevata della dimensione nominale della scheda, possiamo ignorare il fatto che la nostra potenza erogata deve propagarsi dall'uscita del regolatore all'ingresso del carico. Questa è la stessa logica utilizzata per capire perché possiamo definire una lunghezza critica in una linea di trasmissione. Una volta che il progetto diventa troppo grande o quando la larghezza di banda pertinente raggiunge frequenze molto elevate, saranno necessari dei risolutori elettromagnetici per eseguire una simulazione dell'impedenza PDN completa ed estrarre la risposta transitoria.

Cosa manca?

Il progettista accorto dovrebbe notare una cosa importante: non abbiamo incluso la dissipazione nella capacità del piano! Questo fa riferimento alla parte immaginaria della costante dielettrica, che sarebbe modellata aggiungendo una certa resistenza in serie con la capacità del piano. Svolge fondamentalmente lo stesso ruolo di G nell'equazione di impedenza per una linea di trasmissione. La dimensione di questa resistenza richiede un calcolo aggiuntivo, che dipenderà dalla quantità di perdite nel materiale dielettrico che separa il layer del piano. Nel prossimo articolo sulle risonanze del piano di alimentazione, potremo vedere gli effetti benefici della tangente di alta perdita nel laminato.

Ci sono altri due punti che dovresti notare per il modello di carico negli schematici:

1. La capacità di carico su quel pin di ingresso non è stata specificata
2. Le capacità elettriche del FET non erano specificate e avrebbero dovuto essere impostate su un valore corretto
3. Se questa PDN (Power Distribution Network) fornisse energia per un banco I/O, allora dovremmo includere nella simulazione la sua linea di trasmissione in uscita e il carico capacitivo
4. Qualsiasi caratteristica del pacchetto PDN, come i condensatori separati o la struttura interna del substrato/interposer/stack del die di carico
5. Collegamenti induttivi al piano di massa, responsabili del ground bounce

Per vedere come sarebbe questa espansione della simulazione, dai un'occhiata all'immagine qui sotto. Questo schematico mostra un esempio di driver che commuta un buffer CMOS configurato come un follower di tensione; si tratta di un modello di base per un buffer CMOS I/O che genera un segnale ad alta velocità su una traccia in un PCB. L'area nella casella rossa si trova all'interno del chip e del package del componente di carico.

Nel sistema di cui sopra sono presenti diversi parametri:

• Cpin = capacità di carico visualizzata sul pin di ingresso
• Lp, Rp = induttanza e resistenza del package, interconnessione tra pin e matrice
• LGND = induttanza nel collegamento a terra, ad esempio attraverso un via
• CLOAD = la capacità di carico del componente guidato
• T1 = la linea di trasmissione è guidata dal buffer Q2/Q3

Nell'immagine precedente, la capacità elettrica di carico viene applicata come condensatore separato, ma rappresenta solo la capacità sul pin di buffer di input. Le capacità del terminale FET non sono posizionate come parti discrete perché sono integrate nel modello FET come parametri. Poiché la moderna architettura CMOS è fisicamente più piccola (ora inferiore a 10 nm), queste capacità elettriche possono essere molto piccole. Potrebbero essere presenti altre capacità elettriche di tipo Cpin attorno al package prima del buffer CMOS, che dipende dalla struttura del substrato e dal routing nell'RDL/interposer. Infine, le due coppie di sonde verrebbero utilizzate per fornire un confronto tra il rumore e la pista di alimentazione e il rumore che viene iniettato nel segnale di uscita.

Ovviamente sono molti gli elementi circuitali da includere in questo tipo di simulazioni e non abbiamo neppure parlato dell'integrità di potenza all'interno del package e del chip. Queste parti di un package sono progettate per garantire l'integrità di potenza a frequenze molto più elevate, fino a collocarsi all'intervallo dei GHz.

Cos'altro possiamo simulare?

I risultati sopra riportati dimostrano chiaramente come l'aggiunta di capacità riduca l'impedenza della PDN e contribuisca a stabilizzare la tensione del nucleo. I limiti di cui sopra sono stati selezionati in modo un po' casuale, non si basavano su un'analisi approfondita del targeting di intervalli di frequenza specifici. Potremmo ottenere risultati migliori se eseguissimo questo esercizio e producessimo una riduzione dell'impedenza PDN su una larghezza di banda più ampia.

Altri punti che potremmo simulare in SPICE comprendono:

• Parametri S per la PDN tramite calcolo dell'impedenza delle porte d'ingresso e di uscita, cosa che abbiamo già fatto
• Risposte all'impulso per qualsiasi impulso di corrente immesso nella PDN
• Impedenze di trasferimento tra più binari nella PDN
• Gli effetti dell'induttanza aggiuntiva, come l'integrazione di una ferrite al pin di alimentazione: ne parleremo in un prossimo articolo
• Aggiunta di un condensatore di bypass direttamente all'alimentazione in ingresso sul carico (in parallelo con Q1)

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