SPICEにおけるPDNインピーダンスのシミュレーションと解析

高速信号動作、RF信号伝搬、PDNシミュレーションは、PCBのシミュレーションの最も難しい側面の一部です。これらの電磁現象の中でも、高速信号伝搬とRF伝搬では、有用な結果を抽出するには、電磁界ソルバーツールが必要です。回路シミュレーションでは、寄生素子や設計固有の影響が多すぎて説明しきれません。どのように考えても、この2つの状況でモデル化するには情報が多すぎます。

PDNシミュレーションの場合、シミュレーションする関連周波数範囲がより低く、通常、ほとんどのデバイスで10 GHz未満であるため、少し異なります。つまり、比較的小さい基板で中速デジタルコンポーネントをサポートするPDNは、完全な電磁界ソルバーシミュレーションではなく、SPICEシミュレーションを使用してモデル化することができるのです。基板が十分に小さいか、周波数が伝搬を無視できるほど十分に低いのであれば、SPICEシミュレーションで有用な結果を得ることができます。

今までそうしたことがない場合は、これを設定する方法と、期待される結果のタイプをご紹介します。PDNに接続された負荷成分でスイッチング動作をシミュレーションすることで、PDNの説明に有用なデータを抽出し、そのネットワークパラメーターを計算するもできます。以下に示すシミュレーションでは、次のことを抽出することが目標です。

• PDNインピーダンススペクトル
• 負荷成分の入力ピンで測定された過渡応答
• 静電容量の量が変化したときにこれらのパラメーターがどのように変化するのか

比較的低速な小型基板への制限は重要です。その真意については、先に進めながらもう少し詳しく説明します。

PDNシミュレーションの設定

PDNインピーダンスを説明し、過渡応答を計算するために使われる標準シミュレーションを以下の回路図に示します。これをAltium 365 Viewerに配置して、ユーザーが設計を見て、シミュレーションがどのように設定されているかを確認できるようにしました。

シミュレーション回路図は、特定の順序で選択されていない一連のデカップリングコンデンサーを使用して作成されました。最初は数値を低く保っていましたが、後でシミュレーションで増やして、静電容量の増加が結果にどのように影響するかを確認できるようにします。他のパラメーターも調整しながら進めていきます。

等価回路モデル

この回路図は、Altium Designerに組み込まれているSimulation Generic Componentsライブラリのコンポーネントを使用して設定されています。Altium Designerのユーザーでない場合は、SPICEパッケージや別の回路図エディターの汎用コンポーネントを使用して、他のシミュレーションプログラムでこれを再現できます。全体的なシミュレーションは、回路図で示したように4つのセクションで構成されています。

• レギュレーター: PDNに電力を供給する電圧レギュレータモジュールまたは回路です。公称出力抵抗とインダクタンスを含めました。
• デカップリング: デカップリングコンデンサーのセクションです。コンデンサーには、わかりやすく示すために、ESLとESRが個別コンポーネントとして含まれています。これらの値は、プロパティパネル内のこれらのコンポーネントのパラメーターとして定義することもできます。
• 平面: このセクションでは、電源とGNDプレーンの組み合わせの静電容量、インダクタンス、抵抗を定義します。このセクションのインダクタンスは拡散インダクタンスであり、これについては別の記事で説明しています。
• PWR_IN: 負荷ICの入力電力のセクションです。私は、インダクタンス、ピンパッケージインダクタンス、入力での接触抵抗を介して入力をモデル化しようとしました。これらの値は製品とパッケージによって異なりますが、ここでの値は一般的な桁数の値です。

この等価回路モデルでは、平面静電容量（CP1）、平面インダクタンス（LP1）、デカップリングコンデンサーの数を調整する必要があります。非定常解析とACスイープシミュレーションを使用して、これらのデータを取得します。その前に、上記のNMOSコンポーネントについて説明しておきます。

負荷のモデル化

PWR_INセクションには、スイッチングnチャネルMOSFETである負荷のモデルが含まれています。負荷をモデル化し、PDNの過渡応答を調べる場合の目標は、PDNがスイッチング動作にどのように反応し、電流を引き込むかを調べることです。このように高速MOSFETを使用することは、負荷電流が何らかの論理入力に基づいて突然高電流状態に切り替わる様子を調べるための一方法です。その論理入力は、プロパティパネルでパルスモードに設定されたVSRC要素でモデル化されます。立ち上がり時間と立ち下がり時間を1 nsに設定しました。これは超高周波数範囲ではありませんが、1/（立ち上がり時間）帯域幅は 500 MHzであるため、信号は平面の不十分な減結合と大きいコンデンサーの影響を受ける可能性があります。

これを行うもう 1 つの方法は、電流源をパルスモードに設定することです。この設定によって、低電流状態と高電流状態間で負荷を切り替えるのと同じ機能が効果的に実行されます。その後、シミュレーションは、MOSFETドレインに出された結果の電流と電圧を読み取ります。より正確なのは、CMOSバッファ回路を配置してIOをモデル化する方法ですが、グランドバウンスやジッタなどを調べるのに適しているため、後で説明することにしましょう。ここでは、上記のモデルを見て、論理回路が状態を切り替えてPDNに電流を流すとどうなるかを検証します。

結果

まず、上記のケースの結果を見てみたいと思います。このケースでは、様々な値の9個のデカップリングコンデンサーが並列に並んでいて、すべて同様のESLと中程度のESR値を持っています。インピーダンスに関する別の記事で紹介したように、ESR値は、PDNインピーダンススペクトルを平坦化するのに役立つので、ここでは重要です。シミュレーションパラメーターは次のとおりです。

• 過渡解析: 10 nsのステップサイズ、合計5～10 usのシミュレーション時間
• ACイープ: 10 GHzの最大周波数、PDNの|Z|を計算
• デカップリングコンデンサーの番号: 上記の9個のコンデンサーのブロックと、36個のコンデンサーの 4倍のブロックを見ていきます。
• 平面静電容量: 低状態（CP1 = 20 pF）および高状態（CP1 = 1 nF）
• コア電圧: VDD = 1.8 V

9個のデカップリングコンデンサー、20 pF平面静電容量

わずか9個のデカップリングコンデンサーと20 pF平面静電容量で、過渡応答が非常に大きく変動し、目的の1.8 Vコア電圧に重なる振幅が300 mVに達していることがわかります。これは、実際の用途では許容できないほど大きく、出力に大きなグリッチが発生します。ここに表示されているデータは、.sdfから抽出されたものですファイルを作成し、Excel形式でエクスポートします。

36個のコンデンサー、1nF平面静電容量

デカップリングコンデンサーの数を4倍にして、平面静電容量を50倍にするとどうなるか見てみましょう。この設計の新しい改良版を以下に示します。デカップリングコンデンサーのブロックは、基本的にこのデカップリングネットワークの等価容量を増やすためにコピーされます。

この結果は、電源GNDプレーンの組み合わせと、多くのデカップリングコンデンサーを使用する利点を明確に示しています。静電容量が増加すると、予想どおり、過渡応答の振幅は一般的に減少します。PDNのパワーレール応答は、コンデンサーの数を 4 倍にして静電容量を増やした場合、わずか100 mVの振幅で変動します。

これは、1.8Vのレールとしてはまだ少し大きく、36個のデカップリングコンデンサーを使用した方が良い結果が得られると思われるかもしれません。コンデンサーを増やしても大きな減衰が得られない理由は、それぞれのケースでインピーダンススペクトルを確認すればわかります。

インピーダンスの比較

また、周波数領域で複雑なV/I応答関数の比率（ACスイープ結果）を取得し、この比率の大きさを計算することによって、PDNインピーダンスを求めることができます。PDNインピーダンスは、特に1/（立ち上がり時間）帯域幅制限付近で、まだ少し大きいことがわかります。以下に示すように、PDNインピーダンススペクトルを見ると、その利点もわかります。以下のグラフは、36個のデカップリングコンデンサー/1 nFの現在の状況と9個のデカップリングコンデンサー/20 pFの以前の状況を比較するものです。

約10年間で低インピーダンス（100 mΩ）しかないことに留意してください。この低インピーダンスの帯域をより低く、より広くしたいと思います。また、3 MHz付近でピークがいくつかあり、630MHzでは高い周波数応答があります。これらの問題を解決するには、コンデンサーの数と種類を増やす必要があるかもしれません。ICへのレイヤー遷移中にビア数を増やすなど他の方法を使用すると、PWR_IN入力段の総インダクタンスが減少し、これをSPICEシミュレーションに反映できます。

実際、36個の低ESL/低ESRコンデンサーを使用することは、IO数の多いICでは一般的であり、単一パルスで720 mAの電流を消費するICではまず間違いなくそうです。事実、IO数の多い高速コンポーネントを使用するリファレンスデザインまたは評価製品を見ると、36個のデカップリングコンデンサーは少ない数であることがわかります。ちなみに、このパルスのdI/dt値は720 MA/秒（1秒間に720メガアンペア！）であり、多くのコンデンサーを高速で放電させる必要がある巨大な数値であることがわかります。この薄いプレーン分離誘電体に埋め込まれた静電容量材料も、プレーン静電容量を増加させます。

「小さい」基板を使用する理由

「小さい」PDNとはいったいどのようなものなのでしょうか？ 負荷が切り替わると、広帯域の電流パルスがPDNに引き込まれ、このパルスがPDNに沿って光速で移動することを思い出してください。これは伝搬信号と考えてください。ただし、データではなく電力を運ぶものです。小さいPDNの限界では、伝送路と同じように伝播の影響を無視できます。実際、ここでは伝送線路の比較が適切であり、PDNは伝送線路で使用されるのと同じ集中回路モデルで記述されることがあります。

供給される電力パルスの中で最も周波数成分が大きい波長が公称基板サイズよりもはるかに大きい場合、供給される電力をレギュレーター出力から負荷入力に伝搬する必要があることを無視できます。これは、伝送線路の臨界長を定義できる理由を理解するために使われるのと同じ論理です。設計が大きくなりすぎたり、関連する帯域幅が非常に高い周波数になったりすると、完全なPDNインピーダンスシミュレーションを実行して過渡応答を抽出するために電磁ソルバーが必要になります。

何が抜けているのか？

抜け目のない設計エンジニアは、重要な点に気付くはずです。平面静電容量に散逸が含まれていないのです！これは誘電率の虚数部を参照し、平面静電容量と直列に抵抗を加えることでモデル化されます。基本的に、伝送線路のインピーダンス式 Gと同じ役割を果たします。この抵抗の大きさには、平面層を分離する誘電体材料の損失量に応じて、追加の計算が必要です。パワープレーンの共振に関する次の記事では、ラミネートの高損失正接の有益な効果を確認できます。

他に何をシミュレートできるのか？

上記の結果は、静電容量を追加するとPDNインピーダンスが減少し、コア電圧が安定することを明確に示しています。上記のコンデンサーは少しランダムに選択されただけで、特定の周波数範囲を対象とした徹底的な分析に基づいていません.その演習を行って、より広い帯域幅でPDNインピーダンスの低減を生成した場合、より良い結果が得られる可能性があります。

SPICEでシミュレーションできる他のいくつかのポイントは次のとおりです。

• 入力ポートと出力ポートのインピーダンスを計算することで得られるPDNのSパラメーター（すでに実行済み）
• PDNに引き込まれた電流パルスに対するインパルス応答
• PDN内の複数のレール間でインピーダンスを転送
• 電源ピンへのフェライトの追加など、追加のインダクタンスの影響。これについては、今後の記事で説明します
• 負荷の電源入力に直接バイパスコンデンサーを追加（Q1と並列）

Altium Designer®のビルトインSPICEパッケージは、PDNシミュレーションなど様々なシミュレーションの実行に役立ちます。これらのファイルを共同作業者に渡して、より高度なシミュレーションを実行する準備ができたら、Altium 365™プラットフォームを使用することで、プロジェクトでのコラボレーションや共有が簡単になります。高度な電子機器の設計と製造に必要なものはすべて、1つのソフトウェアパッケージに含まれています。
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