이더넷 링크에서 미디어 독립 인터페이스(MII) 해독

고속 라우팅 표준 중에서도 이더넷은 다양한 프로토콜의 알파벳 스프처럼 시스템 디자이너를 혼란스럽게 할 수 있는데, 특히 이더넷에 익숙하지 않은 사람들에게 그렇습니다. 채널 디자인에서 중요한 신호 무결성 지표는 비교적 명확하지만, 이 프로토콜들의 다른 측면들은 첫 스위치를 설계할 때까지 필요하지 않아 보일 수 있습니다.

대부분의 디자이너들(그리고 이더넷 레이아웃/라우팅에 관한 가이드들)은 시스템 내 MAC과 PHY 레이어 사이의 100 Mbps 라우팅에 사용되는 미디어 독립 인터페이스(MII)나 축소된 미디어 독립 인터페이스(RMII)에 초점을 맞춥니다. 이는 소수의 포트에서 10/100 이더넷을 실행하는 대부분의 시스템에 적합하지만, 기가비트 이상의 이더넷으로 넘어가면 PHY 트랜시버, 스위치, 미디어 컨버터, 컨트롤러 및 기타 구성 요소를 살펴보기 시작하면서 다른 약어 그룹을 보게 될 것입니다.

이더넷 시스템에서 사용되는 다양한 유형의 인터페이스는 예를 들어, 고포트 수를 가진 시스템에서 BOM을 최소화하려고 할 때 매우 유용합니다. 그렇다면 시스템에 대한 다양한 버전의 MII를 어떻게 접근할까요? 아래의 간략한 프로토콜 요약이 이더넷에 의존하는 네트워킹 시스템의 시스템 레벨 디자인에 익숙해지는 데 도움이 되기를 바랍니다.

미디어 독립 인터페이스 변형

표준 MII 사양은 100Mbps 이상 속도로 실행되는 기타 MII 변형 프로토콜의 기준입니다. 몇 가지 일반적인 지침은 다른 Altium 기사 및 제가 최근에 작성한 Signal Integrity Journal 기사에서 찾을 수 있지만, 여기에서 MII 및 그 변형 사양에 대한 기본 정보를 간략히 요약하겠습니다.

MII는 원래 IC의 MAC 블록을 100 Mbps(25 MHz 클록에서 4비트 Rx/Tx 데이터 경로)용 PHY 트랜시버에 연결하기 위해 설계되었습니다. MII 사양은 IEEE 802.3 이더넷 작업 그룹(특히, 802.3u 표준 하에)에 의해 정의되며, 다양한 미디어(예: 구리 또는 광섬유)와의 연결을 목적으로 합니다. 이 사양의 목표는 단일 네트워킹 프로토콜이 단일 MAC 및 외부 PHY를 사용하여 다양한 미디어와 인터페이스할 수 있도록 하는 것입니다. 이 중심 아이디어는 모든 다른 MII 변형의 기반이 됩니다.

여기에 나열한 사양 외에도, 이러한 인터페이스에는 몇 가지 공통적인 특성이 있습니다:

• 차동 신호: 모든 신호는 공통 모드 노이즈 거부를 보장하기 위해 차동입니다.
• 클로킹: 이더넷에서의 MII 표준은 다양한 인코딩을 사용하는 내장 클록을 사용합니다.
• 스큐: 직렬화된 변형을 사용하지 않는 한, 데이터는 병렬로 실행되며 넷 클래스에 걸쳐 길이가 일치해야 합니다. 우리가 차동 쌍을 다루고 있기 때문에, 이들 또한 길이가 일치해야 합니다.
• 제어 임피던스: 이 선들은 제어된 임피던스를 가져야 하지만, 다른 권장 사항에 주의하세요. IEEE MII 라우팅 표준은 68 옴 단일 종단/100 옴 차동 임피던스를 지정하는 반면, 일부 IC 제조업체는 50 옴 단일 종단 + 약 30 옴의 직렬 종단을 권장할 수 있습니다.

이것은 이더넷 링크를 설계할 때 MII 변형들 간의 유사점이 끝나는 지점입니다. 변형들은 신호 수, 총 데이터 속도, 클록 속도, 버스 폭, 데이터 니블 크기에서 차이가 있습니다. 또한 다른 논리 레벨에서 실행될 수 있으므로, 호환성을 보장하기 위해 구성 요소를 선택할 때 이를 확인하세요. 현재 변형들과 그들의 사양은 아래 표에 나와 있습니다:
 

이러한 사양에서 100 Mbps에서도, 보드에서 MII 라우팅과 PHY 출력 라우팅이 제대로 이루어지면 이더넷은 상당히 관용적일 수 있습니다. 여기서의 클록 속도는 (HSGMII 제외) 일반적인 디지털 구성요소에 비해 상당히 낮지만, 더 높은 데이터 속도 프로토콜의 경우 상승 시간이 1 ns 미만일 수 있습니다. 프로토타입을 테스트하는 경우 이를 주의하세요; 고감쇠비 프로브(10x)를 사용했는지 확인하고 신호 동작을 검사하기 위해 스코프에 충분한 대역폭을 제공하세요.

올바른 구성요소 선택하기

시스템을 소형화하려고 한다면, IC 제조업체 제품 라인의 통합을 활용하세요. 이는 보드 상의 MAC-to-PHY 라우팅 양을 줄이고, 구성 요소 수를 줄이며, 라우팅을 더 쉽게 만듭니다. 구성 요소 수를 충분히 줄일 수 있다면, 보드에서 몇 개의 레이어를 제거할 수도 있습니다. 이 모든 것이 BOM 비용을 낮추고, 전체 시스템 아키텍처를 더 단순하게 만드는 데 도움이 될 것입니다. 심지어 10G나 광섬유를 사용하는 경우에도 마찬가지입니다.

예를 들어, 고포트 수를 가진 일부 스위치 IC는 기가비트 MII 변형을 위한 통합 PHY 인터페이스를 포함합니다. 고포트 수 스위치의 경우, 포트의 절반 정도를 지원하기 위해 외부 PHY 트랜시버 IC를 사용해야 할 수도 있지만, 이는 라우팅을 50% 이상 줄일 수 있습니다. 그런 다음 SGMII를 사용하여 외부 PHY 인터페이스로 라우팅할 수 있다면, 대량의 포트에 고속 데이터 처리량을 얻기 위해 단순히 GMII를 사용하는 것에 비해 신호 수를 상당히 줄일 수 있습니다. 이러한 접근 방식은 특히 고포트 수가 필요한 L2 스위치를 위한 일부 참조 설계에서 볼 수 있습니다.

기가비트 이더넷에 대해 더 알고 싶다면, Mark Harris의 주제에 대한 깊이 있는 분석을 살펴보세요. 그는 전체 시스템 디자인(PHY 출력 및 자기 설계 및 라우팅 포함)을 더 자세히 살펴보며, GMII/SGMII 및 더 빠른 기가비트 이더넷 레이아웃 및 라우팅 주제에 대한 좋은 소개를 제공합니다.

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