칩렛이란 무엇이며 포장에서 어떻게 사용되나요?

칩렛은 특수 기능을 가진 작은 IC 다이입니다. 이들은 반도체 산업의 이종 통합 추세를 따라 더 큰 집적 회로를 구성하기 위해 결합되도록 설계되었습니다. 소형이면서도 고도로 전문화된 칩들을 선택한 다음 이들을 혼합하여 원하는 전체 기능을 생산할 수 있는 능력은 전통적인 시스템 온 칩(SoC) 접근 방식에 비해 큰 진전입니다. 주요 벤더들은 단일 실리콘 조각에 장치를 제작하는 전통적인 단일집적 회로 제조 방식 대신 선택된 수의 칩렛을 결합한 컴퓨터 프로세서를 생산하고 있습니다.

칩렛의 아이디어는 수십 년 동안 존재해 왔지만, 칩렛 기반 패키징은 특수 응용 분야를 위한 새로운 유형의 구성품, 제품 및 시스템을 주도하고 있습니다. 이러한 구성품은 특정 응용 프로그램에 맞춰 제작되며, 더 많은 회사들이 칩렛을 핵심 프로세서로 삼는 칩 디자인 게임에 뛰어들고 있습니다. 온라인에서 찾을 수 있는 연구 논문, 특허 신청, 기술 기사의 수를 기반으로 할 때, 칩렛 기반 구성품이 여기에 머물러 있음이 분명합니다.

시스템 디자이너이고 프로세서 옵션을 고려하고 있다면, 칩렛이 시스템의 기반이 되고 있다는 사실을 깨닫지 못할 수 있습니다. 그러나 칩렛은 현대 칩에서 발견되는 다양한 기능을 가능하게 하는 기반이며, 패키징 개념은 계속해서 새로운 기능을 칩 디자인에 통합하는 데 기여하고 있습니다. 예를 들어, 메모리, CPU, 심지어 RF 구성 요소와 같은 패키지에 FPGA 블록과 AI 가속기 블록을 통합하는 것이 있습니다.

왜 칩렛인가?

비용과 성능은 칩 디자인 및 제조에서 가장 시급한 문제입니다. 최근 몇 년 동안 데나드 스케일링과 무어의 법칙이 둔화되면서, 프로세스 기술 노드 간의 시간 간격이 길어졌습니다. 또한, 단일집적 칩에서의 트랜지스터 통합은 장치 스케일링을 위한 옵션이 거의 없어지면서 점점 더 도전적이 되고 있습니다. 이러한 도전은 더 비싼 제조 공정으로 인해 단일집적 반도체의 ROI를 감소시켰습니다.

동일한 트랜지스터 크기로 통합 기능 단위의 수를 증가시킬 수 있는 유일한 방법은 칩 영역을 장치 평면이나 수직으로 확장하는 것입니다. 칩 영역을 증가시키는 문제는 더 큰 칩이 제조 결함에 더 취약해져 웨이퍼 수율을 제한하고 고객에게 전달되는 제품의 가격을 증가시킨다는 것입니다. 결과적으로, 단일집적 칩은 증가하는 컴퓨팅 요구 사항을 고려할 때 원하는 성능을 제공하는 데 점점 더 무능해지고 있습니다.

따라서 기기 내 AI/ML, 초고속 네트워킹, 센서 퓨전 및 차세대 모바일 기기와 같은 고성능 애플리케이션을 지원하기 위해, 고성능 전자 제품의 비용 효율적인 개발을 위한 칩렛 기반 시스템의 출현을 목격했습니다. 이는 고급 SoC부터 데스크탑/서버 프로세서 및 GPU에 이르기까지 다양합니다.

“면적 벽” 극복하기

"면적 벽" 문제는 고성능 컴퓨팅 시스템의 대면적 칩 필요성과 반도체 제조의 낮은 수율 사이의 불일치에서 비롯됩니다. 면적 벽은 대형 칩을 사용하여 기능 밀도를 증가시키지만 결함 수도 함께 증가하는 단일 반도체 제조의 이러한 도전을 의미합니다. 제조 처리 능력이 더 진보된 노드로 이동함에 따라, 공정 수율이 감소하고 따라서 최종 고객의 비용이 증가합니다. 따라서, 이러한 제품의 제조를 위험 감소시키기 위한 동기가 항상 있습니다.

면적 벽에 대한 해결책은 제조 중 폐기물을 줄여 최종 제품의 전체 비용을 줄일 것입니다. 칩렛은 여러 반도체 다이에 걸쳐 위험 프로필을 다양화함으로써 제품의 위험 프로필을 본질적으로 다양화합니다. 최종 결과는 비용이 절감되고 단일 구성 요소보다 훨씬 더 큰 범위로 기능을 다양화할 수 있는 능력입니다.

비용 절감

특수 포장 기술과 결합된 여러 칩렛은 단일 구조의 대안으로 더 큰 IC를 구성합니다. 칩렛은 일반적으로 원형 웨이퍼에서 더 작은 면적으로 제조되므로 제조 결함의 영향이 감소하고 면적 활용도가 증가합니다. 결과적으로, 칩렛을 사용하여 구성 요소를 생성할 때 웨이퍼 수율이 크게 높아지기 때문에 비용이 절감됩니다.

이종 통합은 특히 IC 설계 및 생산 비용을 줄이는 측면에서 칩렛의 또 다른 중요한 장점입니다. 각 칩렛은 AMD가 Ryzen 7 제품으로 수행한 것처럼 다른 프로세스 노드를 사용하여 제조될 수 있습니다. AMD의 또 다른 예는 최근 칩렛 기반 GPU에 대한 특허입니다; 이 시스템의 아키텍처는 아래 원본 아트워크에서 보여집니다:

이 접근 방식으로 GaN 및 Si 칩렛과 같은 여러 재료를 동일한 패키지에 결합할 수도 있습니다. 다른 프로세스 기술 노드의 사용은 제품에 내장된 전체 위험을 줄이며, 가장 진보된 프로세스 노드에서 생산되는 칩렛에만 가장 높은 위험이 국한됩니다.

디자인 재사용

칩렛이 개발되면 재사용할 수 있어 테스트 및 검증 비용을 줄일 수 있습니다. 칩렛 모듈을 사용함으로써 칩 설계 과정의 비용 효율성이 크게 향상됩니다. 칩렛 재사용의 한 시나리오는 IC의 핵심 칩렛만 설계 및 제조하고 패키지 내 나머지 칩렛은 다른 공급업체에서 구입하는 것입니다. 여러 공급업체에서 준비된 칩렛을 사용하거나 새로운 설계에서 IP를 재사용하는 이러한 접근 방식은 제품의 전체 설계 및 검증 비용을 크게 줄입니다.

시스템에 업데이트가 필요한 경우 패키징 내의 한 칩렛을 다른 칩렛으로 교체할 수 있습니다. 패키징 자체가 업데이트되어야 할 수도 있지만, 이는 전체 단일 구성 요소를 재설계하는 것보다 훨씬 덜 어려운 설계 작업입니다. 시스템의 일부분을 재설계해도 단일 반도체 패키지에서 발생할 새로운 검증 비용을 발생시키지 않습니다. 이러한 칩렛 재사용 방법을 "이종 재사용"이라고 합니다.

칩렛 재사용의 또 다른 시나리오는 동일한 칩렛을 같은 시스템에 여러 개 통합하는 것입니다. 이 방법은 확장 가능한 시스템에 이상적이며 효율성을 크게 향상시키면서 비용을 줄입니다. 이를 동종 재사용 방법이라고 하며 주요 장점은 아키텍처에서 칩렛의 수를 늘려 다양한 성능 및 전력 요구 사항을 충족시키는 것입니다.

칩렛 패키징 기술

칩렛 기반 제품을 만들려면 설계 기술, 다이, 다이 간 연결 및 생산 전략이 필요합니다. 칩렛 패키징 기술의 성능, 가격 및 성숙도는 칩렛의 적용에 큰 영향을 미칩니다. 연결 매체 및 방법의 차이에 따라 칩렛 간 연결에 사용되는 패키징 기술은 세 가지 그룹으로 분류할 수 있습니다:

• 기판 패키징

• 실리콘 인터포저 패키징

• 재분배 층(RDL) 패키징

• 내장 멀티 다이 인터커넥트 브리지(EMIB)

기판 기반 패키징

기판 기반 패키징에서는 이용 가능성이 높은 유기물이 인기 있는 기판 선택입니다. 기존 PCB와 유사하게, 배선 연결은 반도체 제조에 사용되는 다른 공정과 독립적인 에칭 공정을 통해 이루어집니다. 이는 2D 이종 통합의 가장 초기 형태로 잘 알려져 있습니다.

플립칩 디자인이나 적층을 통해 여러 다이를 기판에 고밀도로 쉽게 결합할 수 있습니다. 또한, 이 기술은 칩 제조 공정에 의존하지 않기 때문에 관련 재료 및 제조 비용이 최소화됩니다. 이 기술을 사용할 때의 주요 단점은 I/O 핀의 낮은 밀도와 이러한 패키지의 인터커넥트 대역폭에 대한 제한입니다.

실리콘 인터포저 패키징

이 기술은 칩이 인터포저(2.5D)에서 옆으로 확장되거나 수직으로 쌓이는(3D) 2.5D 및 3D 패키징 기술을 포함합니다. 다이 사이의 상호 연결과 통신을 구현하기 위해, 실리콘 인터포저 층이 기판과 다이 사이에 배치됩니다. 인터포저는 소형 인쇄 회로 기판과 같으며, 칩렛 간의 전기적 연결을 위한 기판을 제공합니다. 상호 연결 패브릭은 금속 접촉(마이크로 범프라고 함)과 패키지 내부를 통과하는 실리콘 관통 비아(TSV)로 구성됩니다. 이들은 다이를 인터포저에 연결하고, 인터포저 커넥터를 BGA 랜드 패턴이 있는 패키지 기판에 연결하는 데 사용됩니다.

이 제품들은 더 높은 I/O 밀도와 감소된 전력 소비, 그리고 낮은 전송 지연을 가집니다. 이는 마이크로 범프와 TSV 사이의 더 작은 트레이스 길이와 피치에 의해 가능해집니다. 이 기술의 유일한 주요 단점은 제작 비용의 증가입니다.

RDL 패키징

재분배 층(RDL) 패키징 기술은 기판을 사용하지 않고, 대신 웨이퍼의 상단 표면에 직접 유전체와 금속을 증착하는 것을 포함합니다. 이 기술은 ‘팬아웃’ 기술로도 불립니다. 와이어 디자인을 수용하기 위해, I/O 포트가 각 칩렛 주변에 형성되도록 재분배 층이 구축됩니다. 회로의 길이를 단축함으로써, RDL은 더 큰 신호 무결성(낮은 손실 및 왜곡)을 제공합니다.

내장 멀티-다이 인터커넥트 브리지

EMIB는 유기 재료에 내장된 얇은 실리콘 웨이퍼 섹션을 다이 간 상호 연결을 위한 기판으로 사용하는 기술입니다. 고급 제품의 높은 비용 문제는 다양한 칩렛을 사용한 브리지 패키징으로 해결할 수 있습니다. 이 하이브리드 패키징 기술은 기판 기반 및 인터포저 기반 패키징의 조합입니다. 일반적으로 75 마이크론 미만인 얇은 실리콘 층이 기판에 코팅되어 다이 간 연결을 형성하며, 이 층은 유기 기판 층에 내장됩니다.

이 개념은 HDI PCB에서 사용되는 ELIC에서와 같은 아이디어를 따릅니다. 여기서 모든 층의 상호 연결 패브릭이 유기(유기) 기판의 내부 층에 여러 다이를 연결합니다. EMIB 부분의 패키지는 칩렛 간의 고대역폭 연결을 제공하는 실리콘 브리지입니다.

결론

칩렛은 단일 패키지에서 고성능 컴포넌트와 다양한 기능이 필요한 애플리케이션을 계속 혁신할 것으로 예상됩니다. 이 제품들은 현재 5G, IoT, 자동차, 엣지 컴퓨팅, 의료 영상, 엣지 컴퓨팅, AI, 모바일 기기 등과 같은 고급 기술을 대상으로 하고 있습니다.

오늘날 인텔, 마벨, AMD와 같은 주요 반도체 제조업체들이 칩렛 기술에 뛰어들었으며, 더 많은 회사들이 이 옵션을 탐색할 것으로 기대됩니다. 칩렛 IP에 대한 시장이 다른 많은 구성 요소들에 대해 발전한 방식과 유사하게 발전함에 따라, 더 많은 파운드리 없는 반도체 회사들이 이산 구성 요소를 사용하여 시스템을 구축하는 대신 맞춤형 반도체 접근 방식을 취할 수 있습니다.

이제 인텔, AMD, TSMC가 칩렛 상호 연결에 대한 공통 표준에 동의했으므로, 다른 회사들에 의한 이러한 설계의 보다 큰 확산을 볼 수 있을까요? 이러한 구성 요소에 대한 시장이 발전함에 따라 큰 반도체 제조업체를 넘어 포장 수준에서 더 많은 혁신을 장려할 것으로 기대할 수 있습니다.

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