고유전율(Dk) PCB 소재의 이점

"고속 설계"와 "저-Dk PCB 기판"이라는 용어는 종종 같은 기사에서, 그리고 종종 같은 문장에서 사용됩니다. 저-Dk PCB 재료는 고속 및 고주파 PCB에 적합한 자리를 차지하지만, 고-Dk PCB 재료는 전력 무결성을 제공합니다. 저-Dk PCB는 일반적으로 손실 탄젠트가 낮기 때문에 선택됩니다. 따라서 고-DK PCB 재료는 고속 및 고주파 PCB에 대해 종종 간과되는 경향이 있습니다.

고속/고주파 보드의 전력 무결성을 살펴볼 때, 단순히 신호 손실을 고려하거나 고속 기판에서 제공하는 값을 받아들이는 것이 아니라, 안정적인 전력을 위한 전반적인 전략의 일부로 유전 상수를 고려해야 합니다. 이는 PCB의 전력 무결성에 영향을 미치는 유전 상수의 실수 부분과 허수 부분을 모두 포함합니다. 이를 염두에 두고, 전력 무결성을 보장하는 데 있어 고-Dk PCB 재료가 수행하는 역할을 살펴봅시다.

고-Dk PCB 재료와 PCB 전력 무결성

우선, 전력 무결성을 살펴볼 때, 항상 PDN을 통해 전력이 흐를 때 규제 단계에서 출력하는 전압이 일정하게 유지되도록 하려고 합니다. 이는 PDN 분석과 전력 무결성의 두 가지 측면을 제기합니다:

• DC 분석: 여기서 우리는 PDN을 구성하는 전도체를 통한 IR 강하에만 관심이 있습니다. 유전 상수는 DC 분석에서 역할을 하지 않습니다.
• AC 분석: AC 분석이란 전력 평면에서 시간에 따라 변하는 전류의 행동을 의미합니다. 이때 PDN의 임피던스가 중요해지는데, 하류 구성 요소에서 본 전압 변화는 PDN 임피던스와 시간에 따라 변하는 전압(옴의 법칙)의 곱입니다.

전력 평면과 접지 평면 사이의 유전체로 사용되는 고-Dk PCB 재료는 중요한 전력 무결성 혜택을 제공합니다. 특히, 접지 평면과 전력 평면 사이의 PCB 재료에 대한 고-Dk 값은 더 큰 면간 커패시턴스,를 제공함을 의미하여, 평면이 더 큰 디커플링 커패시터처럼 작동하고 PDN 임피던스가 낮아집니다. 접지 평면과 전력 평면을 더 가까이 배치하는 것도 면간 커패시턴스를 증가시킵니다. 2006년 IEEE 논문에서 나온 일부 예시 시뮬레이션 결과는 아래에 나와 있습니다.

유전 상수의 또 다른 중요한 측면은 상상 부분 또는 Df 값입니다. 이는 일반적으로 손실 탄젠트를 사용하여 요약되지만, 고속/고주파수 보드에서 특정 라미네이트의 유용성을 검토하는 데 사용할 수 있는 유일한 지표는 아닙니다. 라미네이트의 분산은 디지털 신호에도 매우 중요한데, 이는 보드에서 신호가 늘어나고 왜곡되게 할 수 있기 때문입니다. 전력 무결성의 경우 Dk와 Df 값은 다음과 같이 함께 중요합니다:

• 높은 Dk 선호: 더 높은 Dk가 선호되는 이유는 일반적으로 전체 PDN 임피던스가 낮아지기 때문입니다. 이는 PDN이 더 많은 평면 커패시턴스를 가지게 되기 때문입니다.
• 높은 Df 선호: 접지와 전력 사이의 유전체에서 높은 Df가 원하는 이유는 손실 유전체가 자연스럽게 PDN 임피던스 곡선에서 공진을 감쇠시키기 때문입니다. 이는 고체 파란색과 검은색 선을 비교함으로써 볼 수 있습니다.
• 얇은 층 선호: 더 얇은 층은 더 많은 PDN 커패시턴스를 생성하고 손실 기판에서 전자기장을 더 많이 제한하므로 PDN 임피던스 곡선이 낮아지고 PDN 공진의 피크가 더 작아집니다.

요약하자면, PDN에서 전력 무결성을 위해서는 높은 Dk, 높은 Df, 그리고 얇은 층(위의 굵은 검은 선 참조)을 가지는 것이 최선입니다. 이것이 고속 PCB에 사용되는 내장 용량성 재료가 매우 높은 Dk 값을 가지며 손실이 큰 이유이며, 이러한 재료 위로 신호를 라우팅하고 싶지 않을 것입니다.

고Dk 및 신호 무결성

신호 무결성의 경우, 중요한 매개변수는 손실 탄젠트를 단순히 보는 것이 아니라 Dk 및 Df 값이 각각입니다. 예외는 고층 수/HDI PCB에서 사용할 수 있는 매우 얇은 층에 도달했을 때입니다; 이러한 유형의 경우에 대해 아래에서 더 논의하겠습니다. 저손실 PCB 기판의 경우, Dk 및 Df 값은 함께 스케일링되는 경향이 있습니다(예: Rogers 라미네이트), 하지만 항상 그런 것은 아닙니다. 인기 있는 라미네이트에서 몇 가지 예를 볼 수 있습니다; 예를 들어, Nelco 4000-13 EP는 FR4에 비해 손실 탄젠트가 약 20배 낮지만, Dk 값은 단지 약 10% 낮습니다.

Df 값의 중요성과 다양한 고속 신호 표준에 적합한 일부 재료 세트의 유용성은 아래에 개요되어 있습니다. 이 표에서 Dk는 역할을 하지 않음에 유의하십시오; 일반적으로 중요한 것은 손실 탄젠트와 구리의 거칠기입니다.

Dk는 전원 레일과 신호가 같은 층에 있는 경우, 예를 들어 SIG+PWR/GND/GND/SIG+PWR 스택업과 같은 경우에 역할을 시작합니다. 요약하자면, 신호 무결성과 전력 무결성 모두에 대해 고Dk/저Df 및 고Dk/고Df가 일부 이점을 제공하는 몇 가지 경우가 있으며, 이들을 어떻게 혼합하는지 아는 것이 중요합니다:

• 전원 레일과 신호가 저층수 PCB에서 같은 층에 혼합된 경우, 높은 Dk가 선호될 수 있습니다
• 전원과 신호가 다른 층으로 분리되는 경우, 전원/접지 분리를 위해 높은 Dk가 선호됩니다

이 목록의 2번째 옵션은 다른 라미네이트 재료를 사용하여 하이브리드 PCB 스택업을 만들 수 있음을 의미합니다. 관련된 라미네이트 재료에 따라, 전체 스택업에 단일 이국적인 재료를 선택하는 것보다 라미네이트를 혼합 및 매칭하여 일부 비용을 절약할 수 있습니다.

하이브리드 PCB 스택업: 두 세계의 최고

신호 무결성을 위한 저손실 유전체와 전력 무결성을 위한 고유전율 유전체의 이점을 하이브리드 PCB 스택업에서 볼 수 있습니다. 이러한 유형의 스택업에서, 고유전율 층은 PDN에서 전력과 접지 평면을 분리하는 데 더 나은 옵션이 될 것이며, 이는 PDN 자체 임피던스와 전달 임피던스를 줄일 것입니다. 그런 다음 저유전율 재료를 사용하여 표면층의 신호를 지원하고 내부층에 스트립라인 기하학을 둘러싸고자 할 것입니다.

아래에는 10층 보드의 예가 나와 있습니다. 이러한 스택업은 대칭을 확보하고자 할 때 조금 이상하고 만들기 어려울 수 있습니다. 이는 조립 및 작동 중에 CTE 불일치에 의해 생성된 모든 스트레스가 균일하게 유지되도록 보장합니다. 어떤 접지 평면도 다른 전압의 전력 평면으로 교체될 수 있으며, 여전히 인접한 신호층에 대한 참조로서 기능할 수 있음을 유의하십시오.

하이브리드 스택업을 생성하기 전에, 제조업체의 능력과 어떤 재료를 사용하는 것이 좋은지에 대해 반드시 상담하세요. 하이브리드 스택업을 설계하기로 결정했다면, 제조업체는 다른 라미네이트 재료 간의 CTE 불일치에 대한 일부 제한을 권장할 수 있으며, 이는 사용 가능한 옵션을 제한할 수 있습니다. PCB 설계 소프트웨어는 기본적으로 원하는 어떤 스택업이든 생성할 수 있게 해주지만, 이것이 제조업체가 생산할 수 있다는 의미는 아닙니다. 이러한 유형의 스택업을 생산하기 전에 항상 제조업체와 확인하세요 이들 보드를 처리하는 방법을 알고 있으며 조립 중에 층간 분리가 발생하지 않도록 하기 위해서입니다.

이 모든 층은 표준 수지 시스템으로 가정되며 섬유 강화가 되어 있거나, 우리가 표준 FR4 타입 라미네이트 재료로 간주할 것입니다. RF 분야에서는 종종 섬유유리가 없고 세라믹 필러만 사용하는 강화되지 않은 PTFE를 기본으로 합니다. 얇은 PTFE 층은 하이브리드 스택업에서도 사용될 수 있습니다; 더 알아보려면 이 기사를 참조하세요.

높은 Dk는 얇은 라미네이트의 제조 가능성을 제한할 수 있습니다

고-Dk 재료를 신호층에 사용하는 단점 중 하나는 제조 가능성입니다. 이는 임피던스 제어가 적용될 때 필요한 트레이스 폭 때문에 발생합니다. 고-Dk 재료에 배치될 때 목표 임피던스를 달성하기 위해서는 트레이스 폭을 더 얇게 해야 합니다. 반면에 저-Dk 재료를 사용할 때는 그렇지 않습니다.

두꺼운 라미네이트에서는 이것이 문제가 되지 않으며, 고-Dk 값이 유리할 수 있습니다: 트레이스 폭을 더 얇게 해야 하므로 특정 구성 요소로의 라우팅이 더 쉬울 수 있습니다. 얇은 라미네이트에서는 트레이스 폭이 너무 작아져 제조 능력의 한계에 도달하게 되므로 문제가 됩니다. 에칭 허용 오차가 트레이스 폭의 상당 부분을 차지하게 되어 트레이스 임피던스의 변동이 커집니다. "얇은 라미네이트"라 함은 마이크로스트립용 2mil 외부 라미네이트나 스트립라인용 2-4mil 내부 라미네이트를 말합니다.

따라서 매우 얇은 라미네이트에서는 PTFE 라미네이트와 같은 저-Dk 재료를 사용하는 것이 생산성을 보장하기 위해 최선입니다. PTFE 재료는 유리 섬유 보강이 없을 때 다루기 어려운 문제가 있으므로, 신호 대역폭이 과도한 섬유 직조 효과를 유발하는 경우 보강된 라미네이트가 선호될 수 있습니다.

고-Dk PCB 재료의 다른 중요한 효과

다음은 고유전율 PCB 재료가 회로 기판에 미치는 다른 중요한 영향입니다.

• 신호 전파 속도 저하. 이는 주어진 타이밍 불일치에 대해 병렬 네트워크와 차동 쌍에서 허용되는 길이 불일치가 더 작아진다는 것을 의미합니다. 그러나 PCB 설계 소프트웨어에서 올바른 라우팅 및 임피던스 제어 도구를 사용하면 이는 문제가 되지 않습니다.
• 더 작은 전달 임피던스. 최근에 작성한 기사에서 논의한 바와 같이, 전달 임피던스는 스위칭 구성 요소에 의해 생성된 PDN 전압 변동이 다른 구성 요소에서 본 전압 변동에 미치는 영향을 설명합니다. 유전체의 Dk 값이 더 크면 전달 임피던스가 더 작아지고, 다른 구성 요소에서 본 전압 변동이 더 작아집니다. 여기서 Df 값도 역할을 하는데, 손실이 큰 기판은 다른 구성 요소에서 본 전압 변동을 감쇠시킵니다(이 기사의 Fig. 12 참조).
• 다른 구성 요소 간의 지연된 변동. 한 구성 요소에서 변동이 발생하면 다른 구성 요소로 전파되는 데 시간이 걸립니다. 유전체의 Dk 값이 클수록 다른 구성 요소 간의 변동 지연이 길어집니다. 그러나 다른 구성 요소에 배치된 바이패스 커패시터는 모든 변동을 보상하며, 올바른 바이패스 커패시터를 사용하면 이 문제는 해결됩니다.
• 면간 공동의 반공진이 낮은 주파수로 이동합니다. 이는 GHz 대역폭까지 중요해집니다. 공동의 반공진에서는 특정 주파수에서 임피던스가 최고점에 도달합니다. 접지면과 전원면 사이에 더 얇고 Dk가 높은 손실이 큰 재료를 사용하면 이러한 반공진을 감쇠시킵니다(이 기사의 그림 11 참조). 나는 향후 기사에서 공동과 도파관의 공진 문제에 대해 더 논의할 것입니다.

요약

고속/고주파수 보드를 위한 하이브리드 스택업을 구축하는 경우, 접지면과 전원면 사이에 고Dk/고Df 유전체를 사용해야 합니다. 스택업 전체에 동일한 라미네이트 재료를 사용하는 경우, 고Dk/저Df 유전체를 사용하면 전력 무결성과 신호 무결성을 균형있게 유지할 수 있습니다.

고-Dk PCB 재료를 사용하는 단점은 도체 간에 더 강한 용량성 결합이 있다는 것입니다. 이는 기판을 포함하는 기생 용량이 더 크다는 것을 의미하며, 이를 줄이기 위해서는 접지면까지 더 얇은 유전체를 사용해야 합니다. 이는 앞서 언급한 것처럼 더 좁은 트레이스 사용으로 이어집니다. 이것이 비전문적으로 들린다면, 트레이스 용량 값이 더 커질 것이므로, 임피던스 제어를 보장하기 위해 트레이스 인덕턴스 값도 커져야 합니다. 이는 다시 크로스토크가 더 강해질 것을 의미하므로, 더 큰 Dk 값에 대응하기 위해 트레이스 간격을 더 넓혀야 합니다.

PCB 스택업은 전력 무결성과 신호 무결성의 주요 결정 요소입니다. 올바른 PCB 설계 및 분석 도구에 접근할 수 있을 때 보드가 두 가지 측면에서 모두 올바르게 기능하는지 확인할 수 있습니다. Altium Designer®의 레이어 스택 관리자는 일반 및 특수 PCB 라미네이트의 라이브러리에 접근할 수 있게 해줍니다. PCB에 대한 특수 라미네이트의 재료 매개변수를 정의할 수 있습니다. Simberian의 통합 3D 필드 솔버는 이러한 재료 매개변수를 사용하여 PCB 레이아웃을 생성함에 따라 PCB 내의 신호 동작을 모델링합니다.

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