高Dk PCB材料の利点

「高速設計」と「低Dk PCBラミネート」の用語は、しばしば同じ記事で、そしてしばしば同じ文で使用されます。低Dk PCB材料は、高速および高周波PCBにおいてその場を持っていますが、高Dk PCB材料は電力の整合性を提供します。低Dk PCBは、一般に損失正接が低い傾向にあるため選ばれます。したがって、高Dk PCB材料は、高速および高周波PCBに対して見過ごされがちです。

高速/高周波ボードの電力の整合性を見るとき、単に信号損失を受け入れるか、高速ラミネートによって提供される値を受け入れるのではなく、安定した電力のための全体的な戦略の一部として誘電率定数を考慮すべきです。これには、PCBの電力の整合性に影響を与える誘電率定数の実部と虚部の両方が含まれます。これを念頭に置いて、電力の整合性を確保するために高Dk PCB材料が果たす役割を見てみましょう。

高Dk PCB材料とPCB電力の整合性

まず最初に、電力の整合性を見るとき、常にレギュレータ段階から出力される電圧が、PDN全体で電力が流れるにつれて一定であることを確保しようとしています。これには、PDN分析と電力の整合性の2つの側面が挙げられます：

• DC解析：ここでは、PDNを構成する導体間のIR降下のみに関心があります。誘電率定数はDC解析では役割を果たしません。
• AC解析：AC解析とは、電力平面上の任意の時間変動電流の振る舞いを意味します。これは、PDNのインピーダンスが重要となる場面であり、下流コンポーネントで見られる電圧変動は、PDNインピーダンスと時間変動電圧（オームの法則）の積です。

電力面とグラウンド面の間の誘電体として使用される高Dk PCB材料は、重要な電力整合性の利点を提供します。特に、グラウンド面と電力面の間のPCB材料の高Dk値は、より大きな面間キャパシタンスを提供し、これはあなたの平面がより大きなデカップリングキャパシタのように機能し、PDNインピーダンスが低くなることを意味します。グラウンド面と電力面を近づけることも面間キャパシタンスを増加させます。2006年のIEEE論文からのいくつかの例示的なシミュレーション結果が以下に示されています。

誘電率定数のもう一つの重要な側面は、虚数部分またはDf値です。これは通常、損失正接を使用して要約されますが、これは高速/高周波ボードで特定の積層材の有用性を調べる際に使用する唯一の指標ではありません。積層材の分散もデジタル信号にとって非常に重要であり、これによりボード内の信号が伸びたり歪んだりする原因となります。電力の整合性においては、DkとDfの値が次のように一緒に重要です：

• 高Dkが好ましい： 高いDkが好まれるのは、一般に全体的なPDNインピーダンスが低くなるためです。これは、PDNがより多くの平面キャパシタンスを持つことになるからです。
• 高Dfが好ましい： 地面と電源の間の誘電体で高いDfが望ましい理由は、損失のある誘電体が自然にPDNインピーダンス曲線の共振を減衰させるからです。これは、固定の青と黒の線を比較することで見られます。
• 薄い層が好ましい： 薄い層はより多くのPDNキャパシタンスを生み出し、より多くの電磁場を損失のある基板内に閉じ込めるため、PDNインピーダンス曲線が下がり、PDNの共振のピークが小さくなります。

要約すると、PDNの電力整合性において、最良のケースは高いDk、高いDf、そして薄い層を持つことです（上記の実線の黒い曲線を参照）。これが、高速PCBで使用される埋め込み容量材料が非常に高いDk値を持ち、損失が大きい理由です。そのため、これらの材料の上に信号をルーティングしたくないでしょう。

高Dkと信号整合性

信号整合性において重要なパラメーターは、損失正接を単に見るのではなく、DkとDfの値それぞれです。例外は、多層数/HDI PCBで使用するかもしれない非常に薄い層に到達した場合です。このタイプのケースについては以下でさらに詳しく説明します。低損失PCB基板の場合、DkとDfの値は一緒にスケールする傾向があります（例えば、Rogersの積層材）、しかし、これが常に当てはまるわけではありません。人気のある積層材の例をいくつか見ることができます。例えば、Nelco 4000-13 EPはFR4に比べて損失正接が約20倍低いですが、Dk値は約10%しか低くありません。

Df値の重要性と、異なる高速シグナリング標準に適した材料セットの有用性について以下に説明します。Dkはこの表においては関係ありません。一般的に重要なのは損失角と銅の粗さです。

Dkは、同じ層に電源レールと信号がある場合、たとえばSIG+PWR/GND/GND/SIG+PWRスタックアップのような場合に役割を果たし始めます。要約すると、高Dk/低Dfおよび高Dk/高Dfが信号完全性と電力完全性の両方にいくつかの利点を提供する場合があり、これらをどのように組み合わせるかを知ることが重要です：

• 電源レールと信号が低層カウントのPCBで同じ層に混在している場合、高いDkが好まれるかもしれません
• 電源と信号が異なる層に分けられている場合、電源/グラウンド分離のために高いDkが好まれます

このリストの2番目のオプションは、異なるラミネート材料を使用したハイブリッドPCBスタックアップを作成できることを意味します。関与するラミネート材料によっては、単一のエキゾチックな材料をスタックアップ全体に選択するのではなく、ラミネートを組み合わせることでいくらかのコストを節約できるかもしれません。

ハイブリッドPCBスタックアップ：両方の世界のベスト

低損失誘電体を使用することで信号整合性のメリットが得られ、高Dk誘電体を使用することで電力整合性のメリットが得られるハイブリッドPCBスタックアップを見ることができます。このタイプのスタックアップでは、高Dk層がPDN内の電源とグラウンドプレーンを分離するためのより良い選択肢となり、PDN自己インピーダンスと伝達インピーダンスを減少させます。その後、低Dk材料を使用して低損失で表面層上の信号をサポートし、内部層にストリップライン幾何学を囲むことを望むでしょう。

10層ボードの例を以下に示します。これらのスタックアップは少し奇妙で作成が難しい場合がありますが、対称性を確保したいと思います。これにより、組み立ておよび運用中にCTEの不一致によって生じるストレスが均一になることが保証されます。任意のグラウンドプレーンを異なる電圧の電源プレーンと交換しても、隣接する信号層の参照として機能することができることに注意してください。

ハイブリッドスタックアップを作成する前に、製造業者にその能力と推奨する材料について相談してください。ハイブリッドスタックアップを設計する場合、製造業者は異なる積層材料間のCTE（熱膨張係数）の不一致に関していくつかの制限を推奨するかもしれません。これにより、利用可能なオプションが制約される可能性があります。PCB設計ソフトウェアは基本的に好きなスタックアップを作成することを可能にしますが、それが製造業者が製造できるという意味ではありません。このタイプのスタックアップを製造する前には必ず製造業者に確認してください。これにより、彼らがこれらのボードをどのように扱うか、そして組み立て中の剥離を防ぐかを確認できます。

これらの層はすべて、標準的な樹脂システムで繊維補強されていると仮定されており、または私たちが標準的なFR4タイプの積層材料と考えるものです。RFの世界では、セラミックフィラーを使用するがガラス繊維は使用しない、補強されていないPTFEをよくデフォルトとします。薄いPTFE層もハイブリッドスタックアップで使用できます。詳しくはこの記事をご覧ください。

高Dkは薄い積層材の製造可能性を制限する可能性があります

高Dk材料を信号層に使用する際のデメリットの一つは、製造性です。これは、インピーダンス制御が強制された場合に必要とされるトレース幅に起因します。高Dk材料に配置された場合、目標インピーダンスを達成するためには、トレース幅を低Dk材料に比べて細くする必要があります。

厚いラミネートでは、これは問題ではなく、高Dk値が有益かもしれません：トレース幅を細くする必要があるため、特定のコンポーネントへのルーティングが容易になるかもしれません。薄いラミネートでは、最終的にトレース幅が非常に小さくなり、製造能力の限界に達するため、問題になります。エッチングの許容差がトレース幅の大きな割合を占めるようになるため、トレースインピーダンスのばらつきが大きくなります。「薄いラミネート」とは、マイクロストリップ用の2ミル外部ラミネートや、ストリップライン用の2-4ミル内部ラミネートを指します。

したがって、非常に薄いラミネートでは、製造可能性を確保するためにPTFEのような低Dk材料を選択するのが最善です。PTFE材料は、ガラス繊維補強がない場合に取り扱いが難しいという問題がありますが、信号帯域が過度のファイバーウィーブ効果を引き起こす場合は、補強されたラミネートが好ましいかもしれません。

高Dk PCB材料の他の重要な効果

高Dk PCB材料が回路基板に与える他の重要な影響には、以下のようなものがあります。

• 信号伝播の遅延。これは、許容される長さの不一致が、平行ネットおよび差動ペアで小さくなることを意味します（与えられたタイミングの不一致に対して）。しかし、PCB設計ソフトウェアに適切なルーティングおよびインピーダンス制御ツールがあれば、これは問題になりません。
• 小さな伝送インピーダンス。 最近の記事で議論したように、伝送インピーダンスは、スイッチングコンポーネントによって作成されたPDN電圧の乱れが、異なるコンポーネントで見られる電圧変動にどのように影響するかを記述します。誘電体のDk値が大きい場合、伝送インピーダンスは小さくなり、他のコンポーネントで見られる電圧変動も小さくなります。Df値もここで役割を果たし、損失の大きい基板は、他のコンポーネントで見られる電圧変動を減衰させます（この記事の図12を参照）。
• 異なるコンポーネント間の遅延変動。あるコンポーネントで変動が発生すると、その変動がPDNを伝わって他のコンポーネントに伝播するまでに時間がかかります。誘電体のDk値が大きい場合、異なるコンポーネント間の変動の遅延は長くなります。しかし、他のコンポーネントに配置されたバイパスコンデンサは、どんな変動も補償し、適切なバイパスコンデンサを使用することで、これは問題になりません。
• 層間キャビティの反共振が低周波数に移動します。 これはGHz帯域まで重要になります。キャビティの反共振点では、特定の周波数でインピーダンスがピークに達します。グラウンドプレーンとパワープレーンの間に薄い高Dk材料を使用し、大きな損失を持たせることで、これらの反共振を減衰させます（この記事の図11を参照）。キャビティや導波管の共振に関する問題については、将来の記事でさらに詳しく説明します。

要約

高速・高周波のボードにハイブリッドスタックアップを構築する場合、グラウンドプレーンとパワープレーンの間に高Dk/高Dfの誘電体を使用すべきです。スタックアップ全体で同じラミネート材料を使用している場合、高Dk/低Dfの誘電体を使用することで、電力整合性と信号整合性のバランスを取ることができます。

高Dk PCB材料を使用するデメリットは、導体間の静電容量結合が強くなることです。これは、基板を含む寄生容量が大きくなり、グラウンドプレーンへの誘電体を薄くすることでこれを減らさなければならないことを意味します。これにより、上述したように、より狭いトレースを使用することになります。これが難解に聞こえる場合、それはあなたのトレースの容量値が大きくなるということです。したがって、インピーダンス制御を確保するためには、トレースのインダクタンス値を大きくする必要があります。これは、クロストークが強くなることを意味し、より大きなDk値を補うためにトレースの分離を大きくするべきです。

あなたのPCBスタックアップは、電力の整合性と信号の整合性の主要な決定要因です。適切なPCB設計および分析ツールにアクセスできる場合、ボードが両方の側面で正しく機能することを確保できます。Altium Designer®のレイヤースタックマネージャーは、一般的および特殊なPCBラミネートのライブラリにアクセスを提供します。特殊なラミネートの材料パラメータをPCB用に定義できます。Simberianからの統合された3Dフィールドソルバーは、これらの材料パラメータを使用して、PCBレイアウトを作成する際にPCB内の信号動作をモデル化します。

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