디지털 보드에 많은 트레이스를 설계하든, 매우 높은 주파수에서 작동하는 RF 보드를 설계하든, 신호가 전파되는 모든 전자 장치는 크로스토크를 경험하게 됩니다. 이는 시스템이 기능을 하지 못할 정도로 크로스토크가 극심한지, 아니면 크로스토크가 어느 정도 수용 가능한 한계 내에 있는지의 문제일 뿐입니다. "수용 가능한" 크로스토크 수준에 대한 보편적인 기준은 없지만, 시뮬레이션과 측정을 통해 문제가 있다는 것을 발견했다면, 크로스토크를 줄일 수 있는 매우 간단한 방법들이 있습니다.
이 글에서는 고속 설계에서 크로스토크를 줄일 수 있는 확실한 방법들을 살펴보고자 합니다. 항상 유리한 결과를 내는 세 가지 간단한 방법을 개요하겠습니다. 다른 하나의 방법도 개선을 제공할 수 있지만, 새로운 신호 무결성 문제를 만들지 않도록 추가 분석이나 시뮬레이션을 요구합니다.
매우 간단하게 정의하자면, 크로스토크는 신호를 전달하는 인터커넥트(공격자)가 그 신호를 인접한 인터커넥트(피해자)로 유도적 또는 용량적으로 결합시키는 현상입니다. 이는 양방향적입니다: 피해자와 공격자를 바꿔도, 모든 것이 동일하다면 양 방향에서 크로스토크가 발생할 것으로 예상할 수 있습니다. 크로스토크는 신호가 변화하는 동안에만 발생하며, 이는 디지털 신호의 에지 속도 동안을 의미합니다; 아날로그/RF 신호의 경우, 공격자의 신호가 항상 변하기 때문에 인접한 인터커넥트에서 위상이 이동된 복제본이 발생할 수 있습니다. 순수한 DC 신호는 크로스토크를 유발하지 않지만, 크로스토크의 피해자가 될 수는 있습니다.
아래에는 크로스토크와 피해자 인터커넥트에서 크로스토크 신호의 강도를 결정하는 방정식을 보여주는 간단한 그래픽이 나와 있습니다. 여기서 보여지는 크로스토크는 두 가지 유형으로 나뉩니다:
근단 크로스토크(NEXT, 빨간 곡선), 때때로 배경 크로스토크라고 불림
원단 크로스토크(FEXT, 초록 곡선), 때때로 전방 크로스토크라고 불림
두 종류의 크로스토크는 두 트레이스 사이의 상호 인덕턴스(Lm)와 상호 커패시턴스(Cm)에 의해 매개됩니다. 이 두 가지 효과가 함께 피해 라인의 드라이버 측과 수신 측에서 보이는 크로스토크를 결정합니다.
크로스토크를 지배하는 수학에 관심이 있다면, 이상적인 경우 FEXT가 제거될 수 있다는 것을 알게 될 것입니다. 이는 FEXT 방정식에서 음수 부호로 표시됩니다. 이상적인 완벽하게 대칭적인 스트립라인은 FEXT가 0이지만, 실제로 크로스토크는 결코 0이 아닙니다.
이 기본 소개를 마쳤으니, 가장 간단한 크로스토크 감소 기술을 살펴보겠습니다.
디지털 신호를 사용하는 PCB를 설계하고 있고, 그 신호들이 충분히 빠른 에지 속도로 눈에 띄는 크로스토크를 생성한다면, 항상 이러한 신호들을 접지면 위에 라우팅해야 합니다. 즉, 최소한 디지털 설계에는 SIG+PWR/GND/GND/SIG+PWR 스택업을 사용해야 합니다. 특히 신호 상승 시간이 ns 범위 이하로 줄어들 때는 더욱 그렇습니다.
이러한 유형의 스택업에서 접지면 위로 라우팅하는 것은 필요에 따라 50 옴으로 설정할 수 있는 정의된 임피던스를 제공하여, 지정된 임피던스 요구 사항을 가진 표준화된 단일 종단 및 차동 인터페이스를 지원할 수 있습니다. 이는 트레이스 폭을 특정 값으로 설정하게 되며, 이를 사용하여 트레이스 간의 간격 값을 설정할 수 있습니다.
피해 트레이스에서 받는 크로스토크의 강도를 줄이는 가장 간단하고 효과적인 방법은 트레이스 간의 간격을 늘리는 것입니다. 트레이스가 서로 가까울수록 공격 트레이스 주변의 전기 및 자기장이 더 강해지므로, 피해 트레이스에서의 크로스토크도 더 강해집니다. 따라서, 간격을 늘리면 분명히 선 사이의 크로스토크 감소를 만들어낼 것입니다.
"3W" 규칙으로 알려진 기본 PCB 설계 규칙이 있으며, 이는 다음과 같습니다:
두 트레이스 사이의 간격은 트레이스 폭의 최소 3배 이상이어야 합니다.
이 규칙의 의도는 대부분의 로직 패밀리에 적용되는 노이즈 마진 한계 내에서 크로스토크 감소를 일반적으로 제공하는 매우 보수적인 값을 제공하는 것입니다. 이 규칙은 지상면 위의 고속 트레이스에 적합하지만, HDI의 등장 이전에 전통적인 빌드에서 사용되었던 것보다 두꺼운 유전체 층이 있는 경우에 적합합니다. 왜 이것이 중요한지 아래에서 더 설명하겠습니다.
이것을 Altium Designer에서 구현하려면 다음을 수행할 수 있습니다:
크로스토크 공격자가 될 수 있는 고속 네트를 포함하는 Net Class를 생성합니다.
원하는 너비를 설정하는 트레이스의 너비 규칙을 적용합니다. 이 트레이스가 임피던스 제어를 받는 경우, 레이어 스택 관리자에서 임피던스 프로필을 적용합니다.
PCB 규칙 및 제약 조건 편집기의 클리어런스 섹션에서 트레이스 간 간격 규칙을 설정합니다. 더 큰 간격을 Net Class에만 적용합니다.
이렇게 하면 고속 트레이스를 분리하고자 하는 특정 트레이스에 대해서만 간격 규칙이 설정되도록 하여 모든 다른 트레이스에 동일한 규칙을 적용하는 것을 방지할 수 있습니다.
차동 쌍 사이의 간격은 어떻게 될까요? 이는 밀착 커플링을 사용하는 것이 유리한 한 영역으로, 차동 쌍으로의 크로스토크가 최대한 공통 모드 노이즈로 수신되도록 보장합니다. 그러나 아래에서 논의하듯이, 밀착 커플링에 비해 느슨한 커플링의 이점이 더 많으며, 차동 쌍이 관련될 때는 더 나은 전략이 있을 수 있습니다.
두 트레이스 간의 크로스토크는 두 연결된 트레이스 사이의 직교 벡터의 내적에 의해 가중됩니다. 비수학자의 용어로, 이는 두 트레이스가 서로 평행하게 진행될 때 크로스토크가 최대화된다는 것을 의미합니다. 따라서 크로스토크를 줄이는 하나의 간단한 전략은 두 트레이스가 서로 평행하게 진행되는 길이를 최소화하는 것입니다.
단일 방향으로 라우팅 채널을 만들었다면, 이는 말처럼 쉽지 않습니다. 그러나 이는 지상면 없이 직교 라우팅의 기초로, 두 다른 레이어의 트레이스가 서로 수직으로 진행됩니다. 이는 매우 빠른 에지 속도에 도달할 때까지 효과적입니다; 이 기사에서 직교 라우팅에 대해 더 읽어보세요.
라우팅 도구에서 이러한 관행을 적용하려면 아래와 같이 PCB 규칙 및 제약 조건 편집기에서 ParallelSegment 규칙을 사용할 수 있습니다. ParallelSegment 규칙은 위에 표시된 Clearance 규칙과 마찬가지로 최소 클리어런스도 적용한다는 점에 유의하십시오.
위에서 언급한 3W 규칙은 두꺼운 유전체 층에 라우팅된 트레이스에 적합한 기준입니다. 그러나 크로스토크 감소를 위한 대안적인 방법이 있습니다: 트레이스에 접지를 더 가까이 가져오기. 더 얇은 층에 라우팅하는 경우, 3W 규칙보다 더 작은 거리를 사용할 수도 있으며, 두꺼운 층에서 3W 규칙으로 라우팅할 때와 동일한 크기의 크로스토크를 볼 수 있습니다.
예를 들어, 아래의 시뮬레이션 결과를 살펴보세요. 이 곡선들은 Megtron 7 라미네이트로 구성된 스택업에서 스트립라인을 위한 4포트 S-파라미터를 사용하여 크로스토크 결과를 보여줍니다. 상단 그래프는 4mil 레이어에서의 전형적인 미세선 상황에서 발생하는 것을 보여주며, 여기서 우리 스트립라인 사이의 간격과 선폭이 동일합니다. 단순히 접지면을 가까이 이동시켜 유전체 두께를 50% 줄이고, 동일한 임피던스 목표를 달성하기 위해 트레이스 크기를 조정하면, 재배선을 하지 않고도 명목상의 크로스토크를 상당히 줄일 수 있음을 볼 수 있습니다.
이 예에서, 트레이스의 크기 조정은 Altium Designer에서 레이어 스택 매니저에서 임피던스 프로파일을 재생성한 다음, 이 네트워크에 대한 설계 규칙을 재생성함으로써 완료될 수 있습니다. 이 과정은 몇 분이 걸리며 재배선이 필요하지 않습니다. 또한 다른 유전 상수로 교체하여 추가 개선을 얻을 수도 있습니다.
디자인이 이미 완료되었고 제작 준비 중이라면, 다이얼렉트릭 층을 교체하는 것은 제조업체가 실행할 수 있는 간단한 재료 변경입니다. 아직 디자인 중간 단계라면 PCB 레이아웃 파일에서 스택업을 변경한 다음, 임피던스 제어 트레이스에 대한 트레이스 폭을 변경할 수 있습니다; 재루팅할 필요가 없습니다. 두 옵션 모두 크로스토크에 상당한 이점을 제공합니다.
마지막으로, 디자이너들이 종종 시도할 수 있는 한 가지 방법은 두 트레이스 사이에 구리 푸어를 사용하거나 두 신호 트레이스 사이에 가드 트레이스를 라우팅하는 것입니다. 저는 이를 크로스토크를 줄이는 방법으로 의존하는 것을 권장하지 않으며, 많은 다른 전문가들도 마찬가지입니다. 이에는 여러 가지 이유가 있습니다:
두 결합된 트레이스 사이에 가드 트레이스나 구리 푸어를 맞추려면, 일반적으로 최소한 3W만큼 그들을 띄워야 합니다
가드 트레이스를 라우팅함으로써 시도할 수 있는 것과 동일한 크로스토크 감소를 얻기 위해 접지를 트레이스에 더 가깝게 가져오는 것이 가능합니다
가드 트레이스를 빠르게 라우팅하는 자동화된 방법이 없으며, 수동으로 라우팅하고 비아를 통해 그 접지를 배치해야 합니다
구리 플러드는 기본적으로 가드 트레이스와 같으며 자동화된 방식으로 배치할 수 있지만, 스티칭 비아를 사용하면 두 개의 결합된 트레이스 사이에 열린 공진 공동을 생성하여 크로스토크를 실제로 증가시킬 수 있습니다. 이는 특정 동일 평면 도파관에서 극심한 전력 손실이 발생하는 이유와 같습니다여기에 표시된 것처럼.
구리 플러드와 스티칭 비아를 사용하는 것은 올바르게 구현하기 전에 일부 계산이나 시뮬레이션을 요구합니다
가장 중요한 점은 #1입니다: 상당한 구리 플러드나 가드 트레이스를 위한 공간을 만들기 위해서는 적어도 3W 간격을 달성할 수 있는 충분한 공간을 제공해야 합니다. 이는 다음 레이어에 그라운드 플레인이 존재하는 한 크로스토크에 대한 상당한 보호를 제공할 것입니다.
따라서 구리 플러드와 가드 트레이스 방법을 사용하기 전에, 위의 다른 점들을 먼저 고려하십시오. 이는 귀하의 연결을 규정 준수로 가져오는 중요한 개선을 제공할 수 있습니다. 이에 대해 더 알아보려면 다음 비디오를 시청하십시오.
비디오에서는 에릭 보가틴(Eric Bogatin)과 버트 사이모노비치(Bert Simonovich)가 수행한 시뮬레이션 결과를 보여주는데, 이는 단일 종단 트레이스에서 가드 트레이스가 크로스토크 감소에 효과적임을 밝혀냅니다. 고속 설계 상황에서 가드 트레이스의 사용이 계속해서 등장하기 때문에, 50 옴 단일 종단 트레이스에서 가드 트레이스가 크로스토크에 어떤 영향을 미치는지 검토하는 것이 유용합니다. 이는 일반적으로 고속 버스와 RF 연결부(예: SDRAM/DDR에서)에서 표준으로 구현됩니다. SPI나 PPI와 같은 다른 경우에는 임피던스 사양이 없지만, 매우 긴 트레이스는 50 옴으로 설계되어 종단 처리가 적용될 수 있습니다.
보가틴과 사이모노비치가 발견한 중요한 결과는 시뮬레이션에서 발견된 크로스토크 수준이 트레이스가 50 옴 스트립라인 또는 마이크로스트립으로 라우팅되었는지, 그리고 트레이스가 단락되었는지, 열려있는지, 아니면 양쪽 끝에서 50 옴 종단에 연결되었는지에 따라 달라졌다는 것입니다. 편의를 위해, 아래에 그들의 시간 영역 결과를 보여주고 있으며, 이는 두 구성에서 가드 트레이스의 상대적인 효과 또는 비효과를 보여줍니다.
결과는 매우 명확합니다: NEXT에 대해서는 양쪽 끝이 접지로 단락된 스트립라인에서만 효과적인 가드 트레이스 구성이 있습니다. FEXT의 경우, 스트립라인에서 단락된 가드 트레이스에 대해 크로스토크 감소가 있어 보이지만, 어쨌든 크로스토크가 이미 매우 낮았습니다.
여기에 표시된 결과는 50 옴 단일 종단 트레이스에 유효하지만, 가드 트레이스로 분리된 차동 쌍에 대해서도 동일한 결과를 볼 수 있습니다. 차이점은 차동 크로스토크를 보고 있을 것이며, 여기서 차동 신호는 피해 상호연결에 차동 및 공통 모드 노이즈를 생성할 수 있습니다.
단일 종단 트레이스와 관련된 이 문제에 대해 자세히 알아보고 전체 연구를 읽으려면 다음 기사를 Signal Integrity Journal에서 읽어보세요:
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