PDN 시뮬레이션의 페라이트 비드 모델 및 전달 임피던스

PDN에서의 페라이트 사용은 불분명한 지침과 과도하게 일반화된 권장 사항이 많은 설계 권장 사항 중 하나입니다. 애플리케이션 노트나 참조 설계가 PDN에 페라이트를 배치할 것을 권장하는 경우 설계에서 이를 따라야 할까요, 아니면 이를 무시하고 전기 용량 추가에 집중해야 할까요? 레일 두 개를 분리하기 위해 페라이트를 사용한다면 어떻게 될까요?

이 글에서는 이 두 가지 질문에 답하고자 합니다. PDN에서 페라이트는 두 가지의 일반적인 용도로 사용됩니다. 하나는 VDD 핀에 직접 연결된 필터링 요소로의 사용이고, 다른 하나는 두 레일 사이의 차단 요소로의 사용입니다. 첫 번째 용도는 피해야 하지만, 두 번째 용도는 페라이트를 올바르게 선택하고 적절한 레일에 사용할 경우 어느 정도의 가능성을 보였습니다. 이는 중간 주파수 범위(최대 약 1GHz)의 SPICE 시뮬레이션에서 확인할 수 있는 사항으로서 이 글을 통해 살펴보겠습니다.

PDN의 페라이트 비드: 필터링인가, 분리인가?

그동안 제가 여러 번 언급했으며 다른 설계자들도 동의할 만한 내용은, PDN에 페라이트를 배치하면 중간 주파수에서 PDN에 인덕턴스가 추가되므로 PDN이 빠른 에지 속도(약 1ns 이하)로 스위칭하는 부품을 지원해야 하는 경우 이는 일반적으로 좋은 생각이 아니라는 겁니다. 특히 페라이트가 고속 I/O에 전원을 공급하는 레일에 연결된 경우에 관해서는 많은 데이터가 이 주장을 뒷받침합니다. 그럼에도 불구하고 이는 전원 조정기를 위한 애플리케이션 노트에서 일반적으로 볼 수 있는 사항으로, 페라이트의 사용은 때때로 맥락에서 벗어나거나 타당하지 않은 곳에서 구현되기도 합니다.

참고로 저는 페라이트가 참조 설계의 일부로 권장되거나 애플리케이션 노트에 포함되었더라도 분리용 페라이트를 포함하지 않고 보드를 설계했습니다. 이 블로그의 또 다른 작성자도 이 주장을 뒷받침합니다. 여기에는 VDD 입력과 PLL 전원 레일처럼 두 레일을 분리하는 요소로서의 페라이트를 생략하는 것도 포함됩니다.

이 문서의 SPICE 시뮬레이션에서는 PDN의 두 레일 사이의 분리 요소로 페라이트를 사용하는 경우를 살펴보고자 합니다. 기본적으로는 PDN의 두 레일 사이의 전달 임피던스를 시뮬레이션하려 합니다. 계속 진행하기 전에 전달 임피던스에 대해 자세히 알아보려면 이 문서를 읽어보고, 다중 캡을 사용한 기본 PDN 시뮬레이션을 다룬 이 문서도 읽어보세요. 레일을 하나 추가하고 페라이트로 분리하는 방식으로 기본 PDN 시뮬레이션 모델을 계속 진행하겠습니다.

페라이트 비드를 사용한 시뮬레이션 모델

페라이트가 포함된 PDN의 시뮬레이션 모델에는 레일이 두 개 있습니다. 하나는 I/O용 공급 레일이고, 나머지 하나는 PLL과 같은 더 느린 스위칭 요소를 모델링하는 레일입니다. PLL 레일은 페라이트 비드(페라이트 칩이라고도 함)를 사용하여 I/O 레일과 분리됩니다. 이 시뮬레이션의 목표는 이 두 레일 사이의 분리 요소로서 일반적인 페라이트의 효과를 알아보는 것입니다.

디커플링 커패시터 뱅크는 이전 PDN 시뮬레이션 문서에서 보여드린 것처럼 다양한 자기 공진 주파수(SRF) 값을 갖는 36개의 캡으로 구성됩니다.

시뮬레이션에 사용된 페라이트는 Murata의 부품 번호 BLM18PG121SN1 페라이트입니다. 이는 페라이트를 표현하기 위해 SPICE 시뮬레이션에 일반적으로 사용되는 병렬 RLC 회로를 사용하여 모델링되었습니다. 대역폭, 공진 시 저항 및 공진 주파수를 사용하여 페라이트는 R = 150옴, L = 347nH, 0.3603pF로 모델링할 수 있습니다. 이는 페라이트를 완벽하게 나타낸 것은 아니지만, 이 부품에 대한 정확한 시뮬레이션 모델 없이 나타낼 수 있는 최선의 방법입니다.

시뮬레이션 중에 시뮬레이션 모델에서 페라이트가 두 레일 간의 노이즈 전달에 미치는 영향을 확인하기 위해 페라이트의 R 값을 변조합니다. 이전의 디캡 시뮬레이션 모델과 PLL 레일의 분리 페라이트에 관한 위의 모델을 통해 이제 시뮬레이션을 수행하는 데 필요한 요소를 갖추었습니다. 다양한 노이즈원을 구별하기 위해 몇 가지 사례를 살펴보겠습니다.

• I/O 레일만 스위칭되는 경우 PLL 레일의 전압
• PLL이 스위칭되고 I/O가 스위칭되는 경우 PLL 레일의 전압

두 케이스를 모두 원하는 경우 PDN의 전체 임피던스 행렬을 계산할 수 있습니다. 레일이 두 개이므로 포트 n에 흐르는 전류와 포트 m에서 측정된 전압을 연관시키는 2x2 행렬이 됩니다.

위의 목표 #1은 임피던스 행렬에서 Z21을 계산하는 것입니다. 이를 시뮬레이션에서 도출된 결과를 설명하기 위해 사용할 것입니다. PLL 레일로의 노이즈 전파를 조사하기 위해 PLL 레일 전압 파형과 I/O 레일 전압 파형을 비교하겠습니다.

결과: I/O 레일 스위칭, PLL 저소음

I/O 레일의 전압과 PLL 레일의 전압을 비교한 최초 결과는 아래와 같습니다. I/O 레일은 1MHz 주파수에서 1ns 상승 시간으로 스위칭하는 반면 PLL 레일은 스위칭하지 않습니다.

아래의 시간-영역 파형은 페라이트의 유효 병렬 저항과 인덕턴스에 관계없이 페라이트가 노이즈 분리에 영향을 미치지 않는다는 것을 시사하는 것으로 보입니다. 실제로 페라이트의 인덕턴스를 1000배 증가시켜도 노이즈 차단에는 영향을 미치지 않는 것으로 보입니다.

명확하지는 않지만 I/O 전압 파형의 상승 에지에서 매우 급격한 변화가 있습니다. 확대하면 이 상승 에지가 인공물이 아니라 I/O 레일의 임피던스(Z11 매개변수)에 있는 고주파 극과 연관되어 있음을 알 수 있습니다.

이제 페라이트의 영향을 확인할 수 있습니다. 631MHz에 있는 Z11 매개변수의 극 때문에 I/O 레일에서 고주파 노이즈가 생성됩니다. 전달 임피던스 스펙트럼(Z21)에도 똑같은 극이 있으나, 임피던스가 훨씬 낮습니다. 단, 과도 응답의 고주파수 부분은 위에 나타난 것처럼 페라이트의 배치 때문에 감쇠가 더 심합니다. 페라이트 모델의 표준 R/L 값이 다른 RLC 회로의 경우처럼 과도 응답의 감쇠를 결정하는 요소임이 분명합니다. 다시 말해, 우리는 저항이 크고 인덕턴스가 낮은 것을 선호하는데 이는 PDN에서 페라이트를 사용하는 데 대한 정당화에 반하는 일입니다.

반면, 저주파 노이즈는 페라이트의 영향을 전혀 받지 않는 것 같습니다. 2.81MHz의 저주파 노이즈는 양쪽 레일에서 거의 동일하므로, 이 레일의 Z-매개변수와 Z21 스펙트럼의 극은 2.81MHz로 같을 것으로 예상됩니다. 실제로 아래에 보이는 Z-매개변수 스펙트럼에서 이 사실을 확인할 수 있습니다.

I/O 레일의 자체 임피던스를 전달 임피던스 스펙트럼(Z21)과 비교해 보면, 631MHz 극에서는 미미한 이점만 있고 2.81MHz 극에서는 이점이 없다는 것이 매우 분명합니다(이 극이 중요한 주 극입니다). PLL 레일의 페라이트가 노이즈를 줄이는 역할을 하는 것처럼 보이지만, 바이패스 커패시터도 1.59GHz의 SRF 값 덕분에 노이즈를 줄입니다. 이 둘은 함께 제어된 ESR 커패시터와 유사하게 작동하여 높은 감쇠와 감소된 노이즈를 제공합니다.

결과: PLL 레일 스위칭, I/O 스위칭

이제 PLL 레일의 스위칭이 페라이트의 존재에 의해 어떻게 영향을 받는지 알아볼 수 있습니다. 아래의 과도 분석 결과는 PLL의 스위칭 동작이 어떻게 PLL 레일 전압에 큰 결함을 일으키는지 명확하게 보여줍니다. 빨간색 곡선과 초록색 곡선은 각각 페라이트 유무에 따른 PLL 레일 전압을 나타냅니다. 5us(파란색 점선 곡선) 후에 PLL이 켜지자마자 페라이트가 있는 PLL 레일에서 엄청난 전압 급증이 나타나는 것을 확인할 수 있습니다. 이러한 급증은 페라이트가 제거된 동일한 PLL 레일에서는 나타나지 않습니다.

페라이트를 제거하면 PLL 레일이 다시 깨끗해진다는 사실을 확실히 확인할 수 있습니다(위의 초록색 곡선 참조). 실제로 I/O 섹션에서 발생하는 노이즈조차 나타나지 않습니다. 이는 이 설계에서 페라이트를 사용하는 것에 대한 결론을 보여줍니다. 즉, 페라이트가 아니라 바이패스 커패시터가 노이즈를 급감시키는 요소입니다. 이러한 결과를 통해 인덕턴스를 추가하는 것보다 전기 용량을 늘리는 것이 유리한 설계 변경임을 확인할 수 있습니다. 또한 이를 통해 I/O 레일에서 필요한 설계 변경을 확인할 수 있습니다. 즉, PDN 임피던스 스펙트럼에서 631MHz 피크를 직접 타겟팅하는 소형 커패시터를 추가해야 합니다.

요약

이 실습을 통해 무엇을 배울 수 있을까요? 고주파 극에 대해서는 최소한의 허용 가능한 결과가 나타나고, 더 문제가 되는 저주파 극에 대해서는 결과가 없는 등 결과가 엇갈리는 것으로 보입니다. 여기서 다음 네 가지의 요점을 도출할 수 있습니다.

1. 페라이트는 I/O 레일의 일부 고주파 노이즈가 PLL 레일에 도달하는 것을 차단했습니다. 이는 극이 페라이트의 저항 대역에 위치했기 때문에 가능했습니다. 이 사실은 I/O 레일에서 측정된 I/O 노이즈와 PLL 레일에서 측정된 I/O 노이즈를 비교하면 알 수 있습니다.
2. PLL 레일의 바이패스 커패시터는 이 커패시터를 적절하게 선택하는 한(SRF가 고주파수 극에 가깝도록) 분리에 크게 도움이 됩니다.
3. 페라이트는 I/O 레일의 일부 고주파 노이즈가 PLL 레일에 도달하는 것을 줄이는 데 아무 도움도 되지 않았습니다. PLL의 전압이 0.9V인 경우 저주파 노이즈로 인해 상당한 간섭이 발생하게 됩니다.
4. 시뮬레이션한 저속 에지 PLL 요소가 스위칭하면 페라이트의 인덕턴스로 인해 PLL 레일에 매우 큰 급증이 발생했습니다.

전반적으로 페라이트는 필요한 곳에 큰 도움이 되지 못한 것 같습니다. 커패시터를 신중하게 선택하여 추가하면 페라이트를 사용하는 경우 발생하는 추가적인 문제 없이 페라이트를 사용하는 경우와 동일한 이점을 얻을 수 있으리라는 점을 추론할 수 있습니다. 비드의 임피던스 곡선을 보면 비드가 저주파에서 추가적인 감쇠를 거의 제공하지 않으므로 저주파 노이즈가 감쇠되지 않을 것으로 예상할 수 있습니다. 대신 저주파 노이즈는 두 레일 모두에 SRF = 2.81MHz인 대형 커패시터를 사용해서 타겟팅하여 해결할 수 있습니다.

그렇다면 PDN의 분리를 위해 페라이트를 사용해야 할까요? 이는 분리해야 하는 주파수 범위에 따라 달라지므로 주의해야 합니다. 또한 페라이트가 분리된 레일에 새로운 노이즈 문제를 일으키지 않는지 확인해야 합니다. PDN에서 레일 분리를 위해 페라이트를 사용해야 한다고 생각되면 먼저 시뮬레이션을 통해 페라이트가 의도한 목적을 달성하는지 확인하세요.

페라이트를 사용한 PDN 시뮬레이션을 수행해야 하거나 더 복잡한 전원 및 신호 동작을 모델링해야 하는 경우 Altium Designer®에 내장된 SPICE 패키지를 사용하여 설계를 평가할 수 있습니다. 여러분과 팀원들은 Altium 365™ 플랫폼을 통해 고급 전자 설계 시 생산성을 유지하고 효율적으로 협업할 수 있습니다. 하나의 소프트웨어 패키지에서 고급 전자 제품을 설계하고 생산하는 데 필요한 모든 것을 만나 보세요.

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