PDNシミュレーションにおけるフェライトビーズモデルと伝達インピーダンス

PDNでのフェライトの使用は、推奨される設計事項の一つですが、不明確なガイダンスと過度に一般化された推奨事項を伴います。PDNにフェライトを配置することを推奨するアプリケーションノートやリファレンスデザインを見つけた場合、特定の設計/デザインでこれに従うべきだろうか、それともそれを無視して電気容量の追加に重点を置くべきだろうか。フェライトを使用して2つのレールを絶縁している場合はどうなるだろうか？

この記事ではこの2つの質問に答えていきます。PDNでフェライトの典型的な用途は2つあります。1つはVDDピンに直接接続されるフィルター素子として、もう1つは2つの異なるレール間のブロッキング素子としてです。最初のケースは避けるべきですが、フェライトが正しく選択され、適切なレールで使用されるのであれば、2番目のケースはある程度の期待ができるでしょう。これは、中間周波数範囲 (最大約1GHz) のSPICEシミュレーションで調べることができ、それをこの記事で取り上げます。

PDN内のフェライトビーズ: フィルターか絶縁か？

フェライトをPDNに配置すると、中間周波数でPDNにインダクタンスが追加され、PDNが高速エッジレート (約1ns以下) で切り替えするコンポーネントをサポートする必要があり、これは一般的に良くない考えであることは何度も述べてきましたし、他の設計者も同意するでしょう。この主張は、特に高速I/Oに電力を供給するレールにフェライトが接続されている場合に、多くのデータで裏付けられています。それでも、これは一般に電力レギュレータに関するアプリケーションノートで見られることであり、フェライトの使用が文脈から無視されたり、意味のない場所で実装されたりすることがあります。

そうは言っても、フェライトがリファレンスデザインの一部として推奨されていたり、アプリケーションノートに含まれていたとしても、私は絶縁用のフェライトを含めずに基板を設計してきました。このブログの別の著者もこの主張を支持しています。これには、VDD入力やPLLパワーレールなど、あるレールを別のレールから絶縁するための素子としてフェライトを省略することが含まれます。

PDN上の2つのレールの間の絶縁素子としてフェライトを使用するこのケースは、この記事のSPICEシミュレーションでみていきます。基本的に、PDN上の2つのレール間の伝達インピーダンスをシミュレーションしていきます。先に進む前に、複数のキャップを使った基本的なPDNシミュレーションについてのこの記事も読んで伝達インピーダンスの詳細をご覧ください。レールを追加してフェライトで絶縁を試みることで、基本的なPDNシミュレーションモデルを引き続き使用していきます。

フェライトビーズを用いたシミュレーションモデル

フェライトを使用したPDNのシミュレーションモデルには、I/O用の電源レールと、PLLなどの低速切替スイッチ素子をモデル化する追加のレールの2つのレールが含まれています。PLLレールは、フェライトビーズ (フェライトチップとも呼ばれます) を使用してI/Oレールから絶縁されています。このシミュレーションの目的は、これら2つのレール間の絶縁素子としての典型的なフェライトの有効性を調べることです。

デカップリングコンデンサーバンクは、以前のPDNシミュレーション記事にあるように、さまざまな自己共振周波数 (SRF) 値を持つ36個のキャップで構成されています。

シミュレーションで使用したフェライトは、Murataの部品番号BLM18PG121SN1です。これは、SPICEシミュレーションでフェライトを表すために一般的に使用される並列RLC回路を使用してモデル化されました。帯域幅、共振時の抵抗、共振周波数を使用して、R = 150Ω、L = 347 nH、0.3603 pFでフェライトをモデル化できます。これはフェライトを完璧に表現できていませんが、この部品の正確なシミュレーションモデルを実行できる最善の表現であることに注意してください。

シミュレーション中に、シミュレーションモデル内の2つのレール間のノイズ伝達に対するフェライトのR値の影響を確認するために、フェライトのR値を変調します。以前のデキャプリングシミュレーションモデルと、PLLレール上の絶縁フェライトに関する上記のモデルを使用すると、シミュレーションを実行するために必要なものが得られます。さまざまなノイズ源を区別するためにいくつかのケースを検討します。

• I/Oレールだけが切り替わっているときのPLLレールの電圧
• PLLが切り替えし、I/Oが切り替えしているときのPLLレールの電圧

どちらの場合も、PDN全体のインピーダンスマトリクスを計算することができます。2本のレールがあるので、ポートnの電流をポートmの電圧に関連づける2x2のマトリクスとなります。

上記の目標#1は、インピーダンスマトリックスのZ21になります。これを、シミュレーションで確認された結果を説明するために使用します。PLLレールへのノイズ伝播を調べるために、PLLレール電圧波形とI/Oレール電圧波形を比較します。

結果: I/Oレール切替スイッチ、PLL静音

I/Oレールの電圧とPLLレールの電圧を比較した最初の結果を以下に示します。I/Oレールは、1MHzの周波数で1nsの立ち上がり時間で切り替えしますが、PLLレールは切り替えしません。

以下の時間領域の波形は、フェライトの実効並列抵抗とインダクタンスに関係なく、フェライトがノイズ分離に影響を及ぼさないことを示唆しているようです。実際、フェライトのインダクタンスを1000倍に増やしても、ノイズ分離には影響がないようです。

明確ではありませんが、I/O電圧波形の立ち上がりエッジに非常に鋭い遷移があります。拡大すると、この立ち上がりエッジは作為的ではなく、I/Oレールのインピーダンス (Z11パラメーター) の高周波極に関連付けられていることがわかります。

これで、フェライトの効果がわかります。 631 MHzにあるZ11パラメーターの極により、I/Oレールで高周波ノイズが生成されます。これと同じ極が伝達インピーダンススペクトル (Z21) に存在しますが、たまたまはるかに低いインピーダンスになります。ただし、上に示したように、過渡応答の高周波部分はフェライトの配置により大きな減衰を受けます。他のRLC回路の場合と同様に、フェライトモデルの標準R/L値が過渡応答の減衰を決定する要因であることは明らかです。言い換えれば、大きな抵抗と低いインダクタンスが望ましいことになりますが、これはPDNでフェライトを使用する正当な理由に反します。

対照的に、低周波ノイズはフェライトの影響をまったく受けていないように見えます。2.81 MHzの低周波ノイズは両方のレールでほぼ同じであるため、これらのレールのZパラメーターとZ21スペクトルは2.81 MHzで同じ極を持つことが予想されます。実際、これは以下に示すZパラメータスペクトルに見られるものです。

I/Oレール (Z11) の自己インピーダンスを伝達インピーダンススペクトル (Z21) と比較すると、631 MHz極ではわずかな利点しかなく、2.81 MHz極 (これが重要な主極) ではまったく利点がないことは明らかです。PLLレールのフェライトがノイズを低減しているように見えるかもしれませんが、バイパスコンデンサーも1.59 GHzのSRF値のおかげでノイズを低減しています。この2つが一緒になって制御されたESRコンデンサーのように機能し、高い減衰効果とノイズ低減を実現しています。

結果: PLLレール切替スイッチ、I/O切替スイッチ

これで、PLLレールの切り替えがフェライトの存在によってどのような影響を受けるかを調査できるようになりました。以下の過渡解析結果は、PLLの切替動作がどのようにPLLレール電圧に大きな急上昇を引き起こすかを明確に示しています。赤と緑の曲線は、それぞれフェライトがある場合とない場合のPLLレールの電圧を示しています。5 us (青い破線の曲線) 後にPLLがオンになるとすぐに、フェライトを備えたPLLレールが巨大な電圧スパイクを示していることがわかります。これらのスパイクは、フェライトが除去された同じPLLレールでは見られません。

フェライトを取り外すと、PLLレールが再びきれいになっていることがはっきりとわかります (上の緑色の曲線を参照)。実際、I/Oセクションからのノイズも表示されません。これは、この設計/デザインのフェライトの棺の釘となるはずです。フェライトではなく、バイパスコンデンサーがノイズを大幅に低減します。この結果は、インダクタンスを追加するよりも、静電容量を増やすことが好ましい設計変更であることを裏付けています。これは、I/Oレールで必要な設計変更も示しています。変更では、PDNインピーダンススペクトルの631 MHzピークを直接ターゲットとするいくつかの小さなコンデンサーを追加します。

概要

この演習から何を学んだでしょうか？結果はまちまちのようで、高周波極では最低限許容できる結果が得られますが、より問題のある低周波極では結果が得られません。重要な点は4つあります。

1. フェライトは、I/Oレールからの一部の高周波ノイズがPLLレールに到達するのをブロックしました。これは、極がフェライトの抵抗帯域内に配置されていたためで、I/Oレールで測定されたI/OノイズとPLLレールで測定されたI/Oノイズを比較するとわかります。
2. PLLレールのバイパスコンデンサーは、このコンデンサーが適切に選択される限り (SRFが高周波数極に近くなるように)、絶縁を大いに促進します。
3. フェライトは、I/Oレールからの低周波ノイズがPLLレールに到達するのを軽減する効果はまったくありませんでした。PLLが0.9 Vという低い電圧で動作している場合、低周波ノイズにより重大な干渉が発生します。
4. シミュレーションされた低速エッジのPLL素子が切り替わりしているとき、フェライトのインダクタンスにより、PLLレールに非常に大きなスパイクが発生しました。

全体として、フェライトは必要な部分ではあまり役に立っていないようです。慎重に選択したコンデンサーを追加すると、フェライトに伴う問題を追加で発生させることなく、フェライトと同じ利点が得られると推測できます。ビードのインピーダンス曲線から、ビードが低周波数で追加の減衰を実質的にゼロにしていることがわかります。そのため、低周波ノイズが減衰することは期待できません。低周波ノイズは、両方のレールでSRF = 2.81 MHzの大容量コンデンサーに絞ることで対処できます。

では、PDNの絶縁にフェライトを使用する必要があるでしょうか？これは、絶縁する必要がある周波数の範囲によって異なるため、注意してください。さらに、フェライトが絶縁レールに新たなノイズ問題を引き起こさないことを確認する必要があります。PDNでレール絶縁にフェライトを使用する必要があると考えられる場合は、最初にこれをシミュレーションして、フェライトが意図した目的を確実に達成できるようにしてください。

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