Trích xuất nhiễu loạn với bộ giải thuật điện từ trong Định tuyến PCB

Trích xuất nhiễu: cộng đồng thiết kế mạch tích hợp phải đối mặt với nhiệm vụ này hàng ngày, đặc biệt là khi các đặc điểm cổng được giảm xuống dưới ~350 nm và chip hoạt động ở tốc độ chuyển mạch cao. Cộng đồng PCB cũng phải xử lý vấn đề này để thiết kế tốt hơn các mạng lưới cung cấp điện, kết nối với trở kháng chính xác và định lượng chính xác crosstalk và cơ chế ghép nối. Có nhiều ứng dụng của bên thứ ba có thể được sử dụng để trích xuất nhiễu từ bố cục của bạn cho các hình dạng cụ thể, nhưng kết quả từ những công cụ này không thực tế để sử dụng trong hầu hết phần mềm thiết kế.

Tại sao phải lo lắng về nhiễu trong PCB và làm thế nào chúng ta có thể xử lý những nhiễu này trong quá trình thiết kế? Nhiễu có chủ ý và không chủ ý hoàn toàn chịu trách nhiệm cho hành vi tín hiệu và nguồn điện trong PCB. Khi bạn tính toán trở kháng, thực sự bạn đang tính toán hai nhiễu quan trọng và bạn sử dụng chúng như một phần của động cơ định tuyến. Bạn cũng có thể sử dụng những giá trị này cho những việc như dự đoán crosstalk, mô phỏng nguồn điện liên quan đến biến động và rung, hoặc thậm chí là ghép nối của xung ESD vào các đường dẫn tiếp xúc.

Trích Xuất Nhiễu cho Các Đường Dẫn của Bạn

Bố cục PCB bạn tạo ra sẽ một phần quyết định các yếu tố nhiễu xạ ảnh hưởng đến các dẫn điện của bạn. Thực tế, bạn không cần một trình giải quyết trường phức tạp để xác định các yếu tố nhiễu xạ phát sinh trong bố cục PCB xung quanh các đường dẫn cụ thể. Các đường dẫn bạn đặt trong bố cục PCB sẽ có một số dung kháng và cảm kháng tự nhiên quyết định trở kháng của chúng. Tuy nhiên, nếu bạn đưa một số đồng gần một đường dẫn, sẽ có một số dung kháng và cảm kháng tương hỗ bổ sung sẽ thay đổi trở kháng của đường dẫn. Thực tế, có thể xác định các giá trị nhiễu xạ này bằng cách sử dụng công cụ tính toán trở kháng, cũng như một số công thức phân tích trong tài liệu hoặc tiện ích giải quyết trường (Ansys, COMSOL, v.v.).

Đối với một đường dẫn đơn trên PCB (bất kể chiều rộng của nó), bạn có thể lấy dung kháng và cảm kháng nhiễu xạ thông qua hai phương pháp:

• Tính toán trực tiếp, yêu cầu một trình giải quyết trường hoặc một số công thức phân tích phức tạp được tìm thấy trong các bài báo khoa học
• Tính toán thông qua so sánh, bao gồm việc so sánh các tính toán trở kháng không có nhiễu xạ với các tính toán trở kháng của đường dẫn ghép nối

Điểm đầu tiên, tính toán trực tiếp, rất mạnh mẽ và yêu cầu một số phần mềm đắt tiền. Bạn cũng có thể tìm thấy công thức cho các cấu trúc cụ thể trong tài liệu, nhưng đây thường là các công thức phức tạp liên quan đến có thể hàng chục tham số. Công thức ghép nối tương hỗ cho các cấu trúc khác nhau cũng có rất ít tính tổng quát.

Điểm thứ hai, xác định thông qua so sánh, thực sự tương đối đơn giản nếu bạn có các công thức sẵn có, đơn giản chỉ là việc so sánh các giá trị trở kháng từ các máy tính khác nhau. Đây cơ bản là những gì tôi đã làm trong một bài viết trước đây về khoảng cách giữa đổ đồng và microstrip/stripline trở kháng 50 Ohm; bằng cách so sánh các giá trị trở kháng cho một chiều rộng cụ thể, có thể xác định khi nào các yếu tố nhiễu tạo ra ảnh hưởng đáng chú ý đến trở kháng.

Trong các phần tiếp theo, tôi sẽ áp dụng cách tiếp cận tương tự, nhưng tôi sẽ sử dụng trình giải quyết trường trong Altium Designer để tạo ra kết quả. Sử dụng kết quả từ các tính toán trở kháng đường dẫn đơn, và sau đó so sánh những cái này với các tính toán trở kháng đường dẫn khác, bạn có thể nhanh chóng trích xuất các giá trị của các yếu tố nhiễu với một số công thức đơn giản.

Phương Pháp

Phương pháp ở đây đơn giản và dựa trên việc so sánh các tính toán trở kháng cho một đường dẫn cô lập với tính toán trở kháng cho một đường dẫn có các yếu tố nhiễu. Như vậy, bạn có thể sau đó tính toán các giá trị của các yếu tố nhiễu, chỉ là dung kháng và cảm kháng tương hỗ. Lưu ý rằng trong ví dụ này, chúng tôi sử dụng trở kháng không mất mát vì đây là giá trị được trả về trong Altium Designer. Tuy nhiên, nó cung cấp cho bạn một ước lượng rất chính xác về các yếu tố nhiễu lên đến tần số GHz.

Lưu ý rằng bất kỳ ứng dụng máy tính nào (như các máy tính tôi đã tạo trong một số blog khác) hoặc Layer Stack Manager trong Altium Designer chỉ sẽ trả về L hoặc L_p. Vì tử số là hằng số truyền dẫn, chúng ta giờ đây có 2 phương trình và 2 ẩn số, vì vậy hệ thống có thể được giải quyết để lấy các thông số nhiễu xạ. Mô hình này được suy ra từ các phương trình Telegraphers giả định một mặt phẳng hoặc dấu vết gần với dòng dẫn đang xét, nơi mà dẫn điện gần đó được giữ yên.

Bạn có thể tìm thấy giá trị của L hoặc L_p từ tab Impedance khi bạn tạo một hồ sơ trở kháng trong Layer Stack Manager. Điều này được hiển thị dưới đây, nơi chúng ta đang so sánh một microstrip với một microstrip đồng mặt phẳng; cả hai đều có cùng chiều rộng. Việc so sánh này cho phép chúng ta xác định chính xác lượng dung kháng nhiễu xạ được giới thiệu bởi sự hiện diện của lớp đất gần đó.

Kết quả này cho thấy một microstrip rộng 14.423 mil trên một lớp nền dày 8 mil với Dk = 4.2, được đặt cách một mặt phẳng gần đó 8 mil sẽ có dung lượng tụ điện nhiễu 64.5 fF và cảm kháng nhiễu 755 pH do mặt phẳng gần đó gây ra. Điều này nhanh hơn nhiều so với việc sử dụng như các trở kháng tự cảm và trở kháng tương hỗ (ma trận Z-parameter) cho một dấu vết và một số cấu trúc khác.

Đường Dẫn Đơn Gần Một Mặt Phẳng

Điều này liên quan đến việc so sánh giữa trở kháng của một đường dẫn đơn và một đường dẫn đồng mặt phẳng với quy trình sau:

1. Chọn độ dày lớp nền và độ rộng dấu vết cho một microstrip hoặc stripline. Ghi chú giá trị cảm kháng và dung kháng.
2. Thiết lập cùng một dấu vết với một đường dẫn đồng mặt phẳng. Chọn một khoảng cách lớn để bắt đầu đổ mặt đất. Ghi chú giá trị cảm kháng và dung kháng.
3. Điều chỉnh khoảng cách đổ mặt đất và tính toán trở kháng.
4. Sử dụng dữ liệu từ bước 3 và các phương trình trên để tính toán trở kháng và dung kháng tương hỗ.
5. Quay lại Bước 1 và lặp lại cho một giá trị độ dày lớp nền/Dk mới.

Khi bạn lặp qua một loạt giá trị theo Bước 5, bạn có thể xây dựng một biểu đồ cho thấy giá trị dung kháng và cảm kháng tương hỗ, như tôi đã làm dưới đây.

Biểu đồ dưới đây cho thấy kết quả của microstrip cho lớp nền dày 8 mil và 4 mil với Dk = 4.2; chiều rộng dấu vết tương ứng là 14 mil và 7 mil. Ý tưởng ở đây là giữ nguyên tỷ lệ W/H vì giá trị này chủ yếu chịu trách nhiệm thiết lập trở kháng của một dấu vết. Từ biểu đồ dưới đây, chúng ta có thể thấy ngay lập tức rằng lớp nền mỏng hơn cung cấp dung lượng nhiễu phụ thấp hơn nhiều, do đó chúng ta kỳ vọng nhiễu crosstalk ở tần số cao thấp hơn nhiều.

Xem bạn có thể tiếp tục quá trình biến đổi tham số này để rút ra thêm nhiều xu hướng cho các giá trị độ dày lớp nền và chiều rộng dấu vết khác nhau không. Kết quả ở đây cũng có thể được áp dụng cho striplines, cả đối xứng và không đối xứng.

Ở đây, có một giải pháp rõ ràng cho vấn đề dung lượng nhiễu phụ dư thừa trở lại khu vực đổ đồng gần đất: sử dụng điện môi mỏng hơn. Lưu ý rằng ảnh hưởng đến dung lượng cảm nhiễu trở nên gần như độc lập với khoảng cách đến khu vực đổ đất khi khoảng cách trở nên nhỏ, minh họa rằng đổ đất không thực sự hữu ích trong việc ngăn chặn nhiễu crosstalk ở tốc độ thấp, nhưng nó có thể hữu ích hơn nhiều trong việc ngăn chặn tiếng ồn tần số cao.

Dấu Vết Đơn Gần Dấu Vết Khác (Cùng Chiều Rộng)

Đối với các đường dẫn ghép nối, bạn cũng có thể nhận được giá trị dung kháng và cảm kháng tương hỗ giữa hai đường dẫn. Tuy nhiên, lưu ý rằng mô hình trên đây đề cập đến các đường dẫn đơn cuối, trong khi chúng ta đang làm việc với một mô hình vi sai, do đó chúng ta phải giảm điện trở vi sai trả về bằng một yếu tố 2 trước khi giải các phương trình đồng thời để nhận được các thành phần nhiễu. Trong kết quả dưới đây, tôi đã sử dụng cùng một loại nền chất liệu cho các đường dẫn microstrip (một lần nữa, Dk = 4.2) và lặp qua khoảng cách giữa các đường dẫn để xác định các thành phần nhiễu. Lưu ý rằng điều này đã không được thực hiện bằng cách sử dụng khoảng cách đến bất kỳ lớp đồng nối đất nào (không đồng mặt phẳng).

Như trường hợp của một microstrip đơn cuối, bạn có thể áp dụng cùng một loại mô hình và quy trình cho striplines. Chúng ta thấy cảm kháng tương hỗ cao hơn nhiều như chúng ta mong đợi cho các phần hẹp của dẫn.

Giá trị này thay đổi như thế nào nếu chúng ta sử dụng một loại vật liệu PCB có Dk thấp hơn, chẳng hạn như vật liệu PCB của Rogers? Trong biểu đồ dưới đây, tôi đã chạy lại bộ mô phỏng trên với công cụ điện trở trong Altium Designer và tính toán điện trở đường truyền giả định một đường dẫn yên tĩnh, nhưng tôi đã thực hiện điều này với giả định Dk = 3. Vì giá trị Dk thấp hơn, chúng ta có thể mong đợi hai kết quả:

1. Giảm dung kháng tương hỗ do giá trị Dk của lớp cách điện thấp hơn
2. Giả sử chúng ta nhắm đến cùng một trở kháng, chúng ta sẽ mong đợi cảm kháng tương hỗ thấp hơn

Đây chính xác là những gì chúng ta thấy trong kết quả dưới đây. Biểu đồ dưới đây cho thấy dung kháng và cảm kháng tương hỗ giữa hai đường dẫn trên một vật liệu lớp cách điện PCB có Dk = 3. Tại đây, chúng ta có thể thấy tại sao một số hệ thống tiên tiến sử dụng tín hiệu với tốc độ biên rất nhanhthường chọn lớp cách điện có Dk thấp hơn. Giá trị Dk thấp hơn sẽ cung cấp cảm kháng tương hỗ thấp hơn cho một trở kháng nhất định. Kết quả dưới đây chỉ hiển thị cho microstrips, nhưng chúng ta sẽ mong đợi thấy kết quả tương tự trong striplines.

Với striplines, việc giảm dung kháng nhiễu giữa hai đường dẫn chỉ bằng cách thay đổi Dk và độ dày, nhưng giữ nguyên chiều rộng của đường dẫn, sẽ cho kết quả tương tự. Tuy nhiên, với microstrips, đây không phải là xu hướng đơn giản tương tự. Lý do cho điều này là dokết quả Dk hiệu quả cổ điểnquyết định trở kháng của microstrip. Điều này tạo ra một sự phụ thuộc phi tuyến giữa giá trị Dk hiệu quả, chiều rộng của đường dẫn, và độ dày của điện môi:

Điều này có nghĩa là, ngay khi bạn thay đổi giá trị Dk trong lớp microstrip của mình, và sau đó bạn thay đổi độ dày của lớp nền để duy trì cùng một chiều rộng dấu vết, bạn có thể không thấy sự giảm mong đợi về dung kháng hoặc cảm kháng nhiễu. Tuy nhiên, nếu bạn thực hiện cùng một thao tác trên striplines, chúng ta sẽ không gặp phức tạp này.

Dù có một chút phức tạp với các dấu vết microstrip, kết quả sau đây thường được giữ nguyên:

• Giảm khoảng cách xuống mặt đất giảm nhiễu từ dấu vết này sang dấu vết khác
• Giảm giá trị Dk xung quanh các dấu vết trong khi duy trì cùng một trở kháng giảm nhiễu từ dấu vết này sang dấu vết khác

Đối với các thiết kế tiên tiến, nơi chúng ta yêu cầu crosstalk thấp lên đến nhiều băng thông GHz, điều này nên cho thấy rằng một sự thay đổi đơn giản về stackup có thể giúp giảm crosstalk.

Nhiễu và Tính Toàn vẹn Tín hiệu

Khi chúng ta tiếp tục qua các điểm này về thiết kế kết nối và xác định giới hạn mật độ dấu vết chấp nhận được, tôi sẽ sử dụng một số kết quả này để phân tích crosstalk trong một số bài viết sắp tới. Phương pháp so sánh này đơn giản nhưng mạnh mẽ, và nó có thể giúp bạn xem xét mức độ mà nhiễu sẽ bắt đầu tạo ra hiệu ứng giới hạn băng thông trong các dấu vết tốc độ cao/tần số cao.

Ngoài trở kháng và nhiễu chéo, lĩnh vực khác mà các thành phần nhiễu loạn (parasitics) có ảnh hưởng là trong việc định tuyến, cụ thể là với các cặp dây khác biệt và tín hiệu tần số cao. Các thành phần nhiễu loạn ảnh hưởng đến tín hiệu theo hai cách:

• Lệch pha trong các cặp dây khác biệt: Các thành phần nhiễu loạn (chủ yếu là dung kháng) trên một dây sẽ làm giảm tốc độ tín hiệu so với dây kia, gây ra lệch pha dư thừa. Điều này có thể khiến tốc độ biên của mỗi tín hiệu cực tính trở nên không đồng nhất nếu lệch pha quá mức.
• Phản ứng pha trong tín hiệu RF: Sự thay đổi trong hằng số truyền dẫn do các thành phần nhiễu loạn có thể tạo ra sự thay đổi trong phản ứng pha của một kết nối liên lạc. Điều này quan trọng trong các hướng dẫn sóng ghép cạnh, bộ phát trên lớp bề mặt, bất kỳ mạch nào dựa vào cộng hưởng để xác định hàm truyền của nó, và bất kỳ các yếu tố này được sắp xếp theo chuỗi nối tiếp. Đây là một chủ đề nâng cao hơn mà tôi giảng dạy trong lớp học thiết kế kết nối liên lạc tần số cao của mình, nhưng tôi sẽ tạo thêm nhiều bài viết về chủ đề này trong tương lai.

Đối với các tín hiệu số được truyền trên cặp dây đối xứng, giải pháp khá đơn giản: duy trì sự đối xứng của và xung quanh dấu vết, và thực hiện việc khớp chiều dài. Mặc dù việc khớp chiều dài không cần phải hoàn hảo, nhưng các công cụ CAD làm cho việc này trở nên dễ dàng để đạt gần như hoàn hảo. Luôn phải có một mức độ khớp chiều dài nào đó được thực thi để đảm bảo tốc độ biên của tín hiệu được đồng bộ hóa tại bộ thu. Bạn sẽ nhận thấy rằng máy tính trở kháng cũng cung cấp một tính toán về độ trễ lan truyền bao gồm cả các thành phần thụ động để có thể thực hiện điều chỉnh độ trễ. Việc điều chỉnh chiều dài dựa trên thời gian (còn được gọi là điều chỉnh độ trễ) đảm bảo bạn luôn có một cấu trúc khớp chiều dài chính xác được áp dụng trong bố cục PCB của mình.

Tính năng định tuyến tương tác và tạo lớp xếp chồng trong Altium Designer^® cho phép bạn thực hiện một loạt các nhiệm vụ trích xuất thụ động. Chỉ cần sử dụng máy giải phương trình trường điện từ tích hợp trong Quản lý Lớp Xếp Chồng cho các hình dạng dấu vết khác nhau và làm theo các bước trên để xác định các thành phần thụ động với các dấu vết hoặc mặt phẳng khác. Khi bạn sẵn sàng phát hành các tệp và bản vẽ sản xuất bảng mạch của mình cho nhà sản xuất, nền tảng Altium 365^™ làm cho việc hợp tác và chia sẻ dự án của bạn trở nên dễ dàng.

Chúng tôi mới chỉ khám phá được bề mặt của những gì có thể thực hiện với Altium Designer trên Altium 365. Hãy xem các tùy chọn cấp phép linh hoạt cho Altium Designer + Altium 365 ngày hôm nay.