高速PCB設計における伝搬遅延とは何か？

電磁信号は、PCB内を移動するデジタル信号であれ、アンテナ間を通じて空中を伝播する波であれ、有限の速度を持ちます。この有限の速度は信号の伝播遅延です。伝播遅延はいくつかの理由で重要な量であり、主に高速PCB設計やRFシステム設計で見られます。差動デジタルインターフェースと位相感応RF設計は、伝播遅延が重要となり、PCBレイアウトで重要なパラメータとなる最も重要な領域です。

この記事では、PCB設計のための基本的な計算で伝播遅延がどのように使用されるかを正確に説明します。すぐにわかるように、伝播遅延の重要な使用法は、PCB内の複数の相互接続で一貫した位相応答を確保する必要がある場合に生じます。

伝播遅延とは何か？

伝搬遅延は、移動する電磁信号の速度の逆数を指します。これは主にPCB業界で信号速度を指すために使用され、統合回路設計者は同じ用語を入力から出力への論理状態の切り替えに必要な時間を指すために使用します。PCB内の信号が経験する伝搬遅延は、時間/距離（速度の逆数）の単位で表されます。言い換えれば、PCB内の信号の光速を知っていれば、その値を逆数にすることで伝搬遅延を得ることができます。

PCB設計者がインピーダンス制御インターフェースのための伝送線設計を計画している場合、その線上の信号の伝搬遅延を計算する必要があるかもしれません。信号の伝搬遅延を決定する要因には以下が含まれます：

• 基板の誘電率定数
• インピーダンス値（実際には伝送線の幾何学）
• 伝送線の基準平面までの距離
• 差動ペアの場合、ペア内の他のトレースまでの距離
• PCB誘電体材料内のファイバーウィーブ効果

ストリップラインとマイクロストリップの定義

最もシンプルな定義は、真空中の光の速度を見ることから来ます。PCB材料のDk値を使用することで、信号速度を決定できます：

この値を逆にすると、距離ごとの時間単位での伝搬遅延が得られます。50オームのマイクロストリップの典型的な値は約150 ps/inchであり、ストリップラインの典型的な値は約171 ps/inchです。どちらもDk = 4の誘電体を仮定しています。なぜマイクロストリップはストリップラインと比較して異なる伝搬遅延を持つのでしょうか？これは、相互接続の幾何学的形状の依存性によるものです。ストリップラインの場合、ルーティングは表面層にあり、電場線の一部が空気を通過するため、信号速度は「有効」Dk値を使用して定義されます：

次に、マイクロストリップラインの有効なDkの式が必要です。この値は伝送線の幾何学的形状に依存し、マクスウェルの方程式から計算できます。伝送線の準TEM理論を使用すると、マイクロストリップ上の信号の伝搬遅延は次のようになることが示されています：

ここで、wとhは、それぞれマイクロストリップトレースの幅とグラウンドプレーンまでの距離を指します。この公式は手計算で使用でき、準TEM限界内の一連の目標インピーダンス値に対して正確であることが知られています。

伝送線理論からの定義

より一般的には、伝送線理論から直接見つけることができる伝搬遅延の定義があります。この伝搬遅延の公式では、特定の伝送線の分布回路要素の値を知る必要があります：

再び、この方程式を逆にすると、伝搬遅延が得られます。

この方程式は準TEMモデルとして普遍的に真実ですが、設計に使用するのはそれほど簡単ではありません。代わりに、通常は回帰モデルの一部として使用され、式の分布要素の値は実験やシミュレーションでのネットワークパラメータ測定からの抽出プロセスを通じて決定されます。回路モデル抽出に使用されるプロセスとアルゴリズムは、別の記事のトピックです。

伝搬遅延が使用される場所

一般的に、PCB上のすべての単一の信号やトレース接続に対して伝搬遅延を知る必要はありません。

高速PCB設計におけるタイミング

高速信号がソース同期インターフェース上にある場合、並列バス上にある場合、またはシリアル差動ペア上にある場合には、あるタイミングマージン内で受信機に到着する必要があります。一般に、信号の立ち上がり時間が速いほど、タイミングマージンは小さくなります。これは、必要なタイミングマージン内で信号が到着することを保証する長さ調整を適用するためには、伝搬定数を知っていなければならないことを意味します。

高速インターフェースが機能するかどうかを決定する主なタイミング制約は、2つの信号間のタイミングミスマッチであり、これをΔtと呼びます。許容される長さのミスマッチと許容されるタイミングミスマッチの関係は次のとおりです：

この長さのミスマッチ/タイミングミスマッチは、3つの重要なインスタンスで生じます：

• 並列バス（DDRなど）内の信号間
• 差動ペア内の2つのトレース間
• 複数の差動ペア間

実際の状況での長さ調整の例として、以下にFPGA上のCSI-2インターフェースとそのエスケープルーティングの画像を示します。下の画像は、通常カメラコネクタにルーティングされるCSI-2インターフェースを構成する5つの差動ペア（4つの信号レーンとクロックレーン）を示しています。差動ネットAWR_3_CSI2_TX0に適用された1つの長さ調整セクションが見られ、これによりこれら2つのトレース間のタイミングミスマッチが最小限に抑えられます。設計ソフトウェアは許容されるタイミングミスマッチ（デザイナーによって選択される）と伝搬遅延（設計ルールで設定される）を知っているため、PCBレイアウトツールは上記の式を自動的に適用することによって長さのミスマッチをチェックできます。