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Altium Designer - 回路・基板設計ソフトウェア

簡単、効果的、最新： Altium Designerは、世界中の設計者に支持されている回路・基板設計ソフトウェアです。 Altium DesignerがどのようにPCB設計業界に革命をもたらし、設計者がアイデアから実際の製品を作り上げているか、リソースで詳細をご覧ください。

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リジッドフレックスPCB設計 硬軟混成PCBデザインについての考察 1 min Blog Altiumの専門家、Ben Jordanと一緒に、リジッドフレックスPCB設計の詳細を学びましょう。 記事を読む
差動ペアと仲良くなる ディファレンシャルペア回路図との友達作り 1 min Blog 差動ペアを扱う際、特に回路図に差動ペアの指示が追加されていない設計を引き継いだり、インポートしたりする場合に、疑問が生じます。回路図のドキュメントに指示を設定することは実際に必要なのでしょうか？ Altium Designer® で回路図の差動ペア指示を使用するためには、特定の命名規則を使用する必要があります。ペアの負と正の信号はそれぞれsignalname_Nおよびsignalname_Pの規則に従って命名され、各信号には差動ペアの指示が添付されている必要があります。差動ネット名が+と-や_Hや_Lなど、別の方法で示されていた場合、Altiumが回路図の指示を利用できるように、ネット名を_Nおよび_Pの接尾辞でリネームする必要があります。 しかし、より柔軟な命名規則に基づいてPCBエディタで差動ペアを作成する方法があります。必要なのは、回路図上の差動信号に、ペアの正と負のネットを何らかの一貫した方法で定義するネットラベルがあることだけです。回路図上で_P、_Nの規則に従っていたとしても、次の方法を使用すると、回路図に差動ペアの指示を最初に配置することなく、PCBエディタ内で差動ペアを作成できます。 PCB上で名前付き信号から差動ペアを作成するためには、ECOの実行を通じてすべてのネットデータがPCBにロードされていることを確認してください。Design » Update PCB from Schematicsを使用するか、PCB Design » Import Changes from .PrjPcbから選択します。ECOからの変更を実行し、ネットがPCBにロードされます。 PCBエディタで、 View » 記事を読む
回路図設計プロセスで最も一般的なエラーを避ける方法 回路図設計プロセスで最も一般的なエラーを避ける方法 1 min Thought Leadership PCB設計者が回路図設計プロセスで犯すことができるエラーは100以上あります。現在の設計基準レビュープロセスでそれらをすべてキャッチしていますか？最も一般的なPCB設計のミスをより良くキャッチする方法について、読み進めてください。 10年の違い 回路図のレビュープロセスは10年前はもっとシンプルで、エラーをチェックするための回路図レビュープロセスは、そんなに多くの人時を要するようには思えませんでした。10年以上経った今、私たちの設計はこれまで以上に複雑になりました。そして、複数の高ピン数デバイスや大きなオンボードおよびオフボードコネクタを含む複雑な回路を設計する際には、製造プロセスにエラーが逃げ込むリスクが大きくなります。 そして、私たち全員が知っているその結果が、再設計です。 最近、私はAltium Designerと座談会を行い、Valydateで取り組んでいる新技術、スキーマティック・インテグリティ分析チェックについて話し合いました。過去数年間で、私たちはスキーマティック設計プロセスでエンジニアが犯すすべてのエラーから大きな利益を得てきました。 これは私たちにとっても、設計者にとっても素晴らしいことです。なぜなら、スキーマティック設計プロセスにどれだけ多くの潜在的なエラーが存在し、それらのうち実際に手動の人間によるレビューで特定されているものがどれほど少ないかについて、ついに明確な理解を得ることができたからです。 小さく始める Valydateには興味深い歴史があります。私たちはスキーマティック・インテグリティ分析のためのEDAツールをリリースする意図で始めましたが、その時点ではその種の投資を行うには十分な規模ではありませんでした。解決策は？より小さな投資から始め、サービスベースの提供を通じて技術を開発し、実際のクライアントプロジェクトの評価を通じて私たちの技術を披露することです。 うまくいきましたか？ええ、大成功です。クライアントプロジェクトからの報告書が次々と寄せられ、設計者がスキーマティックレビュープロセスで繰り返し犯していた類似のエラーが明らかになりました。その中には、あなた自身が犯しているかもしれないものもあるかもしれません。 設計上の欠陥で足場を固める Valydateは、2011年から2012年にかけて数百の回路図に対して回路図検証レポートを作成しました。私たちは、発見した内容を2つのカテゴリーに分けました： 重大なエラー 。これには、訂正されなければ設計を大きく損なう可能性が高い回路図のエラーが含まれます。 欠陥 。重大なエラーほどではありませんが、訂正されない欠陥もデバイスの機能喪失を引き起こす可能性がありました。 重大な設計エラー 私たちは、回路図レビューチェックで見つかった重大で設計を破壊するエラーの種類に驚きました 。 全体の重大な設計エラーの21%が電源の欠如に関連しており、18%のエラーがネット上に複数の出力があることに関連していました。これらのミスを設計プロセスでしたことはありますか？ 記事を読む
PCB製造ファイル形式の戦い ODB++ 対 Gerber X2 対 IPC-2581：PCB製造ファイルフォーマットの戦い 1 min Blog Intelligent PCB design output file formats include ODB++, Gerber X2, Gerber X3, and IPC-2581. These files are essential for PCB manufacturing. 記事を読む
DDR3メモリとCPUファンアウトの配線方法 DDR3メモリとCPUファンアウトの配線方法 1 min Blog マイクロコントローラを扱う際、ボード設計者が高エッジレート（高速）のPCB設計を行うことがますます避けられなくなっています。Freescale iMX6マルチコアARMデバイスファミリーのようなCPUの力を借りて、非常に低い「コストパーミップ」で、このようなデバイスを使用して製品に豊かなソフトウェアとユーザーエクスペリエンスを提供することがますます望ましいです。 しかし、これらの超マイクロ追加メモリコントローラを使用することは、DDR3レイアウトガイドラインを持つ高速で密度の高いメモリインターフェースの課題を伴います。このゲストブログでは、Altium DesignerユーザーであるFedevel AcademyのRobert Feranecが、彼のオープンソースハードウェア設計であるiMX6 Rex（コンパクトで強力なシングルボードコンピュータ開発キット）に基づいて、DDR3メモリのルーティングに関する非常に価値のあるヒントをいくつか示しています。 DDR3メモリは非常に普及しているため、プロのプリントボード設計者がそれを使用してルーティングしなければならないボードに直面するのはほぼ避けられません。この記事では、非常に高密度で密集したPCBレイアウトでも、DDR3メモリインターフェースを適切にファンアウトしてルーティングするためのヒントを提供します。 DDR3メモリ設計ルールとシグナルグループ すべては、グループ内でDDR3をルーティングするための推奨される高速PCB設計ルールから始まります。DDR3メモリレイアウト中、インターフェースはコマンドグループ、コントロールグループ、アドレスグループ、およびデータバンク0/1/2/3/4/5/6/7、クロックなどに分割されます。同じグループに属するすべての信号は、「同じ方法」でルーティングされることが推奨されます。つまり、同じトポロジーとレイヤー遷移を使用します。 図1: DATA 6グループのすべての信号は、「同じ方法」でルーティングされ、同じトポロジーとレイヤー遷移を使用します . 例として、 図1 に示されているDDRルーティングシーケンスを考えてみましょう。DATA 6グループのすべての信号はレイヤー1からレイヤー10へ、その後レイヤー11へ、そしてその後レイヤー12へと進みます。グループ内の各信号は同じレイヤー遷移を行い、一般に同じルーティング距離とトポロジーを取ります。 DDRルーティングで信号をこのように扱う利点の一つは、長さ調整（別名、遅延または位相調整）を行う際に、ビアのz軸の長さを無視できることです。これは、同じ方法でルーティングされたすべての信号が、ビアを通る際にまったく同じビアの遷移と長さを持つためです。 DDR3メモリグループの作成 記事を読む
Customer Success Stories Titoma Discover how a full-service engineering and product manufacturing company with offices in China, Colombia, and Taiwan got everyone on the same page with Altium technology.
ケーブルアセンブリ用の回路図CAD図面の使用方法：パート2 Schematic CAD Drawingsをケーブルアセンブリに使用する方法：パート2 1 min Blog ケーブルアセンブリ図の設計が必要になることが多いのは電子設計チームですが、多くの場合、高価な専用のケーブリング設計ソフトウェアの使用は手が届かず、過剰です。このケーブル設計ブログシリーズの第2回目では、Sainesh Solankiが優れたケーブルアセンブリ図に使用されるコンポーネントの必要な設計要素を明らかにします（ 第1部はこちらからアクセスできます）。これらの回路図記号とそれに関連するパラメータやその他の項目は、あなたのケーブリング設計を一貫性があり、最初から正しく行うのが簡単になります。 コンポーネントの作成 最初のステップは、ケーブルヘッドアセンブリを作成するために必要な情報を集めることです： コネクタヘッドのデータシート。 圧着情報と図面。 ケーブルデータ。 熱収縮データ。 ケーブルを組み立てるためには追加のツールが必要になるかもしれませんが、それについては後ほど議論します。現時点では、ケーブルアセンブリの図面を描くために必要なものをメモしています。まず、各コネクタヘッドに対してマルチパートコンポーネントを作成することから始めます。このマルチパートのスキーマティックコンポーネントの最初の部分は、アセンブリ図面のためのコネクタヘッドのグラフィカルな図です。これは組み立て図面のための視覚的表現を提供します。 図1. コネクタヘッドの1:1の図 マルチパートのスキーマティックコンポーネントの2番目の部分は、多位置コネクタのための従来のIEEE-315スタイルの電気スキーマティックシンボルになります（図2を参照）。この2番目の部分は、接続のネットリストを生成するための電気ピンと図を提供し、後で必要な組み立て後のテスト治具やプログラムを生成できるようにします。 図2. コネクタのスキーマティックシンボル 最後の部分は、私が「ラインアイテムバブル」と呼んでいるものです（図3を参照）。このバブルは、部品が何であるかをその部品表（BOM）への参照とリンクするために図面上でメモを取るために使用されます。 図3. 品目の回路図シンボル これらは、エディターのコンポーネント内で別々のゲート（またはサブパーツ）に調整されています。各パーツには、ケーブルアセンブリに関する重要な情報があります。その重要性については後ほど説明しますが、今はコネクタヘッドコンポーネントとケーブルコンポーネントの作成方法について話します。 コネクタヘッドコンポーネント： 記事を読む