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What is Signal Integrity? xSignals in Altium Designer Signal Integrity Stimulus Design Rules Basics of Signal Integrity Analysis

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PCB設計におけるEMI制御の習得：より良いEMIのためのクロストーク防止シリーズの第6回目へようこそ、 PCBデザインにおけるEMI制御の習得です。この記事では、クロストークが信号の整合性とEMIにどのように影響を与えるかを探り、デザインでこれにどう対処するかについて議論します。図1 - Altium Designer®でのPCBデザインの例クロストークは、現代のプリント基板（PCB）デザインで最も頻繁に遭遇する問題の一つです。PCBの密度が増し続けるにつれて、この現象はさらに一般的になっています。より多くの高速インターフェースを、より小さなボードのエリアに統合するという傾向は、この課題を悪化させます。コンパクトなレイアウトはトレース間の近接を引き起こし、クロストークの可能性を大幅に高めます。本質的に、信号のクロストークは、あるネット（またはトレース）から別のネットへの電気信号の意図しない転送を指します。これは、あるトレースを伝わる信号が生成する電磁場が隣接するトレースと相互作用するときに発生します。この文脈では、元の信号を運ぶトレースは一般に「アグレッサー」と呼ばれ、望ましくない信号を受け取るトレースは「ビクティム」として知られています。図2 - クロストークが回路でどのように現れるかの例電磁干渉（EMI）の分野では、クロストークは非常に重要です。これは、システム内の干渉の原因となるだけでなく、他のデバイスを乱す電磁放射の源にもなり得るからです。クロストークに関して重要なのは、信号電流が伝播する信号トレース間だけでなく、リターン電流がその源へ戻るリターン参照導体でも発生するということです。ここでは、「グラウンドバウンス」といった現象が発生しますが、これもリターン参照導体で起こるクロストークの一例です。クロストークとその影響を理解するクロストークの現象は主に2つの理由で発生します：導体間の静電容量結合と誘導結合です。2つ以上のトレースが非常に近くに配置され、信号の電圧と電流が時間とともに変化すると、信号トレースの端（アグレッサーと呼ばれる）のフリンジフィールド（電場と磁場）が近くのトレース（被害者）に結合し、これら近くのトレースに望ましくないノイズを引き起こします。 PCB設計者の仕事は、EMIを効果的に減少させるために、これらのフリンジフィールドが他の導体に与える影響を最小限に抑えることで、ノイズが一つのトレースから別のトレースへ伝播しないようにすることです。図3 -

PCB設計におけるEMI制御の習得：PDNのためのデカップリング戦略 PCB設計におけるEMI制御をマスターするシリーズの第5回目へようこそ。この記事では、電力分配戦略についてさらに深く掘り下げ、PCBプロジェクトにおける電磁干渉（EMI）性能を向上させるための最適化方法について議論します。図1 - Altium Designer®でのデカップリング戦略の例デジタルプリント基板上でEMIを制御し、信号整合性を向上させる上での重要な要素は、効果的なデカップリング戦略を実装することです。これらのアプローチは、基板上の集積回路（IC）にクリーンで安定したエネルギー供給を保証します。これを達成するために、PCB設計者は、高速スイッチングICのエネルギー需要を満たす強力な電力供給ネットワーク（PDN）を作成する必要があります。これにより、電源から適切な電流量をICが受け取ることを保証します。効率的かつタイムリーにエネルギーを供給するPDNを設計することは挑戦的です。これには、損失を減らし、高性能のためのインピーダンスニーズを満たすことが求められます。データレートと信号速度が増加し続ける中、低インピーダンスのPDN（Power Delivery Network）を設計することがより重要かつ困難になっています。これは、インピーダンスプロファイルが送信される信号の周波数と密接に関連しているためです。これらの要因をバランスさせることは、PCB設計の性能を維持し、EMI（電磁干渉）の問題を最小限に抑えるために不可欠です。効果的なパワーデリバリーネットワーク（PDN）を設計する際には、デカップリングキャパシタの組み込みや、スタックアップ内でのパワープレーンや銅ポリゴンの使用など、いくつかの一般的な技術が使用されます。しかし、広く受け入れられている方法や神話の中には、実際には効果がないだけでなく、ボードの性能に悪影響を及ぼすものもあります。アンチレゾナンス一つの人気のある技術は、10nFから1µFまでの異なるサイズの複数のキャパシタを使用することです。大きなキャパシタが集積回路（IC）にエネルギーを供給し、小さなキャパシタが高周波ノイズをフィルタリングするという考え方です。このアプローチは論理的に思えますが、PDNの全体的なインピーダンスを減らそうとするときに実際には逆効果になることがあります。逆効果になる理由は、実際のキャパシタは理想的に振る舞わず、高周波数で顕著になる寄生効果を持っているためです。コンデンサは、その共振周波数までのみ容量性インピーダンスを示します。この点を超えると、コンデンサのパッケージ内の寄生成分がインピーダンスに影響を与え始め、コンデンサの振る舞いがより誘導性を帯びるようになります。全体の容量を高め、インピーダンスを低くするために異なるサイズのコンデンサを使用する試みは、重大な課題を提示することがあります。これは、各コンデンサが独自のインピーダンスプロファイルを持ち、その特有の特性によって影響を受けるためです。各コンデンサは異なる共振周波数も持っており、これらのインピーダンスプロファイルが互いに重なる状況につながります。このインピーダンスプロファイルの重なりは、特定の周波数でより高いインピーダンスピークを引き起こします。これらのピークは、コンデンサのさまざまな共振周波数間の相互作用によって発生します。図2 - アンチレゾナンス — 異なるインピーダンスプロファイルを持つ異なるサイズのコンデンサを並列に配置する効果。出典: fresuelectronics.com

高速設計における信号反射の理解

高速設計における信号反射の理解はじめに信号反射とインピーダンスマッチングに関する工学は、高速デジタルシステムの設計に関連する基本的なトピックの一つです。高ビットレートのデジタルシステムの場合、ビットの状態「0」と「1」についての情報が矩形波信号の形で送信されるとき、上昇（または下降）エッジの立ち上がり（または下がり）時間は、バイナリ信号の周波数に対して無視できると想定されます。しかし実際には、デジタル信号が無限に速く上昇または下降することはありません。立ち上がり（および下がり）時間は、送信機、受信機のパラメーター、および伝送路の物理的特性を含む信号経路のパラメーターによって決定されます。高速システムの場合、立ち上がり時間と下がり時間は1ns以下と短くなることがあります。デジタルシステムのバイナリ信号の周波数は数GHzに達することがあり、比較的矩形の形状を維持するためには、上昇および下降エッジはビット期間の一部であるべきです。電磁波の伝播速度（伝送線路内の電圧と電流の伝播）は、伝送線路の種類や基板の種類など、いくつかの要因に依存します。例えば、FR4基板とマイクロストリップ伝送線路の場合、伝播速度は約160Mm/s（メガメートル毎秒）または525Mft/s（メガフィート毎秒）です。もしエッジの立ち上がり（または立ち下がり）時間が例えば200psであれば、立ち上がり（または立ち下がり）エッジは伝送線路を立ち上がりまたは立ち下がり時間中に32mmまたは1.25インチ移動します。信号形状を保持するかどうかは、PCBに沿った伝送線が、立ち上がり（または立ち下がり）エッジが移動する距離と比較して長さがある場合に、インピーダンスの連続性を維持し、受信側で適切な終端を行うかどうかに依存します。非常に短い接続やデジタル信号の立ち上がり（立ち下がり）時間が遅い場合、ここで説明されている反射の現象は観察されないかもしれず、スキップされる場合があります。経験則として、信号エッジが移動する距離（つまり、伝播時間と伝播速度の積）が伝送長の10％以上である場合は、出力、入力、および伝送線を適切にマッチングすることが求められます。この手順はインピーダンスマッチングと呼ばれ、PCB上のトレースの設計および抵抗器で構成されるマッチングネットワークを含みます。インピーダンスマッチングと抵抗マッチングインピーダンスマッチング条件を決定する関係はよく知られています。TXの出力インピーダンスが受信機のインピーダンスの複素共役であり、送信機と受信機を接続する経路の抵抗が送信機と受信機の実部と同じである場合、信号経路はマッチしています。デジタルシステムの実際のケースでは、送信機または受信機経路の複素共役インピーダンスマッチングネットワークを実装することによってマッチングは行われません（これは、任意の虚数インピーダンス成分をキャンセルするために信号線にインダクタとキャパシタを追加する必要があります。また、このタイプのマッチングは通常狭帯域なのでデジタルシステムでは実用的ではありません）。一般的な実践は、送信および受信ICの抵抗部分のみをマッチさせ、伝送線の特性インピーダンスを純粋に抵抗的にすることです。この場合、必要なマッチングを提供するためには抵抗器のみが必要です。例えば、ドライバー出力に直列抵抗器を配置することは、送信機を伝送線にマッチさせる可能性のある解決策の一つです。受信機では、グラウンドへの並列抵抗器を使用できます（または、差動ペアの場合 - 差動ペアを形成するトレース間に抵抗器）。受信機の終端トポロジに関連するいくつかの例は、Altium Designerで利用可能なSignal Integrityツールから取られた図1に示されています。図1: Altium Designer シグナルインテグリティツールで利用可能な終端トポロジーデジタルシステムにおける信号反射の例この章では、50Ωシステムに基づいている反射波形との信号マッチング例について議論します - ラジオ周波数設計に共通のシステムですが、このセクションで提示される関係は、他のインピーダンスプロファイルを使用するデジタルシステムや、差動ペアによって信号が送信される場合にも適用されます

シグナル・インテグリティ記事 4

Altium Designer 24に基づくシグナル・インテグリティの原則高速および信号完全性への導入デジタルシステムは、現代の電子機器の基本的な領域の一つです。高効率プロセッサーやFPGA、高速ADCコンバーターとDSPやFPGAを使用する広帯域データ取得システムなど、デジタルシステムの進歩は、さまざまな集積回路やモジュール間の相互接続を含むPCBを特に、電子設計に異なるアプローチを要求します。このアプローチは、現代の高速電子機器で使用される信号の種類に関連しています。 RS232やI2Cのような基本的でよく知られたインターフェースは、データスループットが秒間数百キロビットに限定されていますが、PCIeやUSB3.0のようなインターフェースを介して高速システムやモジュール間の相互接続は、秒間数ギガビット以上のデータレートを持つことがあります（これが高速システムや高速設計という用語の由来です）。さらに、現代の高データレート相互接続のほとんどは、少数の信号線のみを使用するシリアル信号を使用します。そのようなシリアル線の一つが図1に示されています。いくつかの標準では複数の線が必要であり、ほとんどの場合、これらの線は差動ペアとして作られます。そのような標準の良い例はPCIeやJESD204です。図1：シリアル高データレートリンク；送信機、受信機、および伝送路のインピーダンスマッチングは信号完全性にとって基本的です高速設計の原則は、信号データレートとこの信号によって占められる帯域幅との間に直接的な関係があるため、無線周波数設計に似ています - データレートが高いほど、そのような信号によって占められる帯域幅も広くなります。また、高速信号の立ち上がり時間と立ち下がり時間は、しばしば1ns以下で、スイッチング周波数は数GHzを超えることがよくあります。このような信号は、SPI、I2C、RS232などの低速規格で使用される信号とは異なる方法でPCBを伝播します。信号の帯域幅を念頭に置き、送信機（例：ADCのJESD204Bインターフェース）から受信機（例：FPGAの入力ピン）まで、データリンクの忠実度が維持されるように、PCBを正しく設計するためには、重要な注意が必要です。最も一般的には、LVDS（低電圧差動信号）規格が、高データレートモジュールやシステムを相互接続するため、または高速信号の標準化された仕様（例：電圧変動、論理レベル、インピーダンスなど）を提供するために使用されます。高速信号の性質は、PCB上で伝送されるリンクと信号の高忠実度を保証するために、PCBと回路図の異なる設計ツールを必要とします（設計に費やされる時間の削減とともに）。信号の高忠実度は、信号の品質特性に関連するもので、信号整合性と呼ばれ、PCB/SCHの開発中だけでなく、専用ツールを使用したラボでの信号測定によっても検証できる伝送信号の多数のパラメータから構成されます。 Altium Designerは、高速プロジェクトに関連するすべての活動をサポートし、例えば以下のような多数の機能を提供することにより、信号整合性の制御手段を提供します：回路図とPCBでの差動ペアの定義の可能性；長さマッチングを伴うPCBエディタでの差動ペアのルーティング；差動および単線信号線の制御インピーダンストラックの定義；差動ペア内およびバス内での信号線の長さ調整；信号整合性と高速のためのシミュレーションツールとDRCチェック；消散因子、誘電率定数、銅の粗さを含むインピーダンスプロファイルでのPCBスタックアップの定義の可能性；コンポーネントの伝播遅延の定義の可能性など。これらの機能は、信号完全性に関連する設計エラーを軽減し、設計フェーズでの柔軟性を提供し、プロトタイピングコストを削減し、製品の市場への納品を加速させるのに役立ちます。