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高速PCB設計では、高速エッジの信号が使用されます。この信号では、デバイスの状態が非常に速く切り替わり、信号がコンポーネント間を移動し終わる前に移行が完了します。高速PCB設計における相互接続には、正確なインピーダンス整合が必要であり、相互接続に伴って起こりうる損失、歪み、EMI、クロストークを考慮した配線が必要です。伝送線路の設計、レイアウト、ルーティングを適切に行うことで、これらの問題を最小限に抑えることができます。プリント基板における高速基板レイアウトや伝送線路設計を成功させるためのリソースを、ライブラリでご覧ください。

高速PCB設計 Altium Designerを使用したPCBレイアウトと高速設計 高速設計とは何か Solve High-Speed Signal Constraints Automatically

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マルチボードPCBのシグナルインテグリティ マルチボードPCBシグナルインテグリティ：完全ガイド 1 min Guide Books PCB設計者 電気技術者 システムエンジニア/アーキテクト PCB設計者 PCB設計者 電気技術者 電気技術者 システムエンジニア/アーキテクト システムエンジニア/アーキテクト マルチボードPCBアセンブリは、信号整合性のルールを守り、低EMIを確保しなければなりません。これら二つの側面は密接に関連しており、この包括的なガイドで説明されています。 記事を読む
高速PCB設計のヒントとガイドライン 高速PCB設計のヒントとガイドライン 1 min Guide Books PCB設計者 電気技術者 PCB設計者 PCB設計者 電気技術者 電気技術者 高速PCB設計における重要なヒント、およびトレースのルーティング方法と場所について懸念を始める必要があるタイミングについて。 記事を読む
レングスチューニング 相対長チューニングとxSignals 1 min Guide Books 高速インターフェースは、一般的に差動ペアとしてルーティングされたシリアルバスや、高いクロックレートで動作する並列バスとして構築されます。これらのバスでは、信号群が要求されるクロッキングウィンドウ内で受信コンポーネントに到着できるように、バス内のトレースがマッチした長さである必要があります。この長さのマッチングは、クロッキング信号の長さと、バス上を移動する信号の立ち上がり時間によって制約されます。 例えば、DDR3/4メモリインターフェースでは：8ビットのデータのそれぞれには、関連するデータストローブと差動クロックがあります。データはストローブからキャプチャされるため、ストローブに関連するデータビットは、そのストローブビットに近い長さでマッチングされなければなりません。CSI-2のような他のプロトコルでは、カメラインターフェースに接続する複数の差動ペアが並列にルーティングされています。これらの差動ペアは、各ペア内でトレースがマッチしている必要があり、ペア同士も互いにマッチしている必要があります。 PCB設計ソフトウェアの長さ調整ツールを使用すると、これらの構造を非常に簡単に配置および調整できます。 長さ調整ツール Altium Designerには、PCBレイアウトに長さ調整セクションを適用するための2つのツールがあります： - インタラクティブ長さ調整 – 単一トラック用； - インタラクティブ差動ペア長さ調整 – 差動ペア用。 長さ調整には3つのパターンが利用可能です： アコーディオン、 トロンボーン、および ノコギリ波。 xSignalsを使用した長さ調整 長さ調整を開始する前に、特別なネットクラスを作成する必要があります。その後、これらを長さ調整ルールで使用できます。ネットクラスとxSignalsクラスの両方を長さ調整に使用できます。しかし、 記事を読む
プロパティパネルの調整 プロパティパネルでの長さ調整 1 min Guide Books Altium DesignerのPCBルーティング機能を使用して、シングルトラックと差動ペアに迅速に長さ調整セグメントを配置する方法をご覧ください。 記事を読む

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Technical Documentation Altium Designer におけるピンパッケージ遅延 500 MHzを超えるすべての高速設計において、接続媒体やダイへのボンドワイヤは信号に遅延をもたらします。このデバイス内遅延はピンパッケージ遅延と呼ばれます。たとえ2つのデバイスが設計やPCBの観点で完全にピン互換であっても、パッケージのフライトタイムはデバイスごとに異なるため、考慮する必要があります。フライトタイムの情報は、そのデバイスのIBIS 6ドキュメント内に記載されています。パッケージピンの情報は、I/Oプランニング段階やFPGAの合成後に考慮すべきです。すべてのデバイスメーカーは、ピンパッケージ遅延をピコ秒単位の遅延または長さとして提供できるはずです。 遅延は、Pin Package LengthまたはPropagation Delayとして、回路図エディタのピンやPCBエディタのパッド/ビアの該当フィールドに入力することで設計に含めることができます…
Technical Documentation Altium DesignerにおけるxSignalsのための設計ルールサポート 設計ルールは、要件をPCBエディタが理解して従うことができる一連の指示に変換する方法です。ルールは、オブジェクト配置中にオンラインDRCとして、またはポストプロセスとしてバッチDRCとしてチェックできます。xSignalsは、設計ルールを適用する必要があるオブジェクトを定義するために使用できます。 ► 設計ルールについてもっと学ぶ ► 長さ調整についてもっと学ぶ 一致した長さのルール マッチドレングス設計ルールは、指定されたネットの長さが指定された範囲内にあることを保証するために使用されます。このルールは、高速設計において不可欠であり、信号が到着するまでの時間（全体の長さによって決定される）だけでなく、指定された信号が同時に到着することがどれほど重要かという課題があります。信号の切り替え速度、信号の機能、およびボードに使用される材料に応じて、許容される差は最大500ミルまで…
Technical Documentation Altium DesignerでのxSignalsの管理 PCBパネルのxSignalsモードでは、その3つの主要な領域が現在のPCB設計のxSignal階層を反映するように変更されます（上から順に）： xSignal Classes クラス内の個々のxSignals xSignalを構成する個々のxSignalプリミティブ（パッド、トラック、ビア） xSignalクラス領域 xSignal Classes領域には、定義されているxSignalクラスのコレクションまたは利用可能なすべてのクラス（<All xSignals>）がリストされます。 クラスを選択すると、中央の領域（xSignals）にそのxSignalsリストが表示され、PCB設計スペースに表示されます。 既存のxSignalコレクションから新しいxSignalクラスを作成するには、領域内を右クリックしてコンテキストメニューからAdd Classを選択し、Edit…

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ブロードバンドインピーダンス制御と信号整合性を確保する 高速信号の周波数範囲と帯域幅とは何か？ 1 min Blog 電気技術者 電気技術者 電気技術者 高速信号の周波数範囲と帯域幅は、信号の整合性に影響を与えます。PCB内で広帯域信号を収容できる最高の設計ツールを使用してください。 記事を読む
伝搬遅延とは何か 高速PCB設計における伝搬遅延とは何か？ 1 min Blog PCB設計者 電気技術者 シミュレーションエンジニア PCB設計者 PCB設計者 電気技術者 電気技術者 シミュレーションエンジニア シミュレーションエンジニア 高速設計では、伝搬遅延とは何かという問題に直面することがあります。Altium Designerは、これを専門的に扱うための設計ツールを提供します。 記事を読む
高速データ処理におけるキャリー伝搬遅延 高速データ処理におけるキャリー伝搬遅延とは何か？ 1 min Thought Leadership 友達とのテキストメッセージのやり取りが完全に混乱することがあります。一つのテキストで5つの質問を行き来するのは簡単すぎて、すべてに返答しようとすると、私たちのメッセージの流れが完全にズレてしまいます。友達が尋ねたことすべてに実際に返答するのは、3つのテキストメッセージが経った後で、その時にはすでにまったく新しい話題に移っています。 PCBやIC内の論理回路間の信号遅延は、高速システムを扱うまで通常考える必要のないことです。PCBのデータレートと容量が増加し続けるにつれて、遅延を考慮に入れることは、デジタルデータがシステム全体で同期を保つために重要です。 伝播遅延のレビュー PCB内の伝播遅延（より適切には伝送遅延と呼ばれます）に慣れていない場合、ここで説明します。デジタル信号がPCB内の2点間を移動するには、一定の時間が必要です。ネット内やシステム全体の複数の信号を同期させようとしている場合、信号がボード上のさまざまな点に同時に到着するようにする必要があります。 この文脈での伝搬遅延は、PCB上の二点間を移動する信号の伝送遅延を指します。これはデジタル電子工学の教科書に記載されている伝搬遅延の定義と混同してはいけません。 信号が同期していない場合、システムのビットエラー率が増加する可能性があります。デジタルデータを並列に処理する場合、ネット内の信号は同期されている必要があります。そのため、ネット内の全てのトレースの長さを最長のトレースの長さに合わせるべきです。差動ペアルーティングにおいては、スキューの補償も重要です。 蛇行は、インピーダンスを維持しながら信号線にわずかな遅延を適用する最良の方法です。 異なるトレースのジオメトリでは、わずかに異なる伝搬遅延が発生します。インピーダンス制御されたボードを扱っている場合、伝搬遅延の式は比較的単純で、ボード基板の相対誘電率に依存します。~100 Mbps以上のシステムを扱う場合は、ボード全体にわたって伝搬遅延を考慮する必要があり、 インピーダンス制御設計を使用することが良いアイデアです。 PCB設計ソフトウェアに必要な分析ツールがあることを確認してください 並列データ処理における伝搬遅延とスキュー データを並列処理する際、ビット間の伝搬遅延が適切に補償されない場合、追加のデータエラーが蓄積する可能性があります。ネット内の特定の並列は、より重要でないビットからの出力がより重要なビットへ適用される処理手順を決定する場合、より大きな遅延を必要とする場合があります。 この一般的な考慮事項は奇妙に聞こえるかもしれませんが、次の例を考えてみてください。PCBやICで使用するためのリップルキャリー加算器を設計しているとします。このデバイスは基本的に、入力ビットを並列に処理する1ビット加算器のシリーズです。加算されるべき2つのデジタル数を構成するビットは、各加算器に並列に入力されなければならず、各加算器はキャリービットを生成することがあります。 LSBの加算器は、次に大きなビットにキャリービットを出力し、MSBまでこのように続きます。LSBから次に高いビットへの出力は、ある程度の伝搬遅延を経験します。また、各加算器の論理ゲートの立ち上がり時間による全体の スキューも考慮する必要があります。各加算器のキャリービットと入力ビットは同期を保つ必要があり、キャリービットの伝搬遅延と蓄積されたスキューは、より高い桁の入力ビットをわずかに遅延させる必要があります。 各桁間の合計遅延は、加算器間で信号が移動する伝搬遅延と、加算器内の全論理回路の立ち上がり時間の2倍の合計に等しいです（両方の加算器が同じ論理ファミリーからのものであると仮定）。少数のビットを低速で扱っている場合、これはビット間の信号を非同期にすることはありません。しかし、例えば、32ビット数を1Gbps以上で扱う場合、MSBに到達するキャリービットの遅延は、隣接する加算器間のキャリー伝搬遅延の32倍になります。 これは加算器全体でデータを非同期にすることができる非常に大きな遅延です。高い桁の加算器へのデータ入力の遅延を補うために、実際には各加算器に到達する入力ビットにいくらかの遅延を加える必要があります。次第に高いビットはより多くの遅延を必要とします。 これを行う最も簡単な方法は、高位の加算器に入るトレースを迂回させることです。これにより、キャリービットの伝搬遅延と蓄積されたスキューを補正できます。高位の数字はより大きな遅延を必要としますが、加算器に入力されるビットのペアは同期されている必要があります。この遅延を適用する最も簡単な方法は、各加算器に入るトレースのペアを迂回させることです。迂回を適用する際には、各加算器のトレースのペア間に少し余分なスペースを確保してください。 シミュレーション結果を信頼できることを確認してください 記事を読む