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PCBレイアウト

高品質なPCBレイアウトでは、高密度な配線、低EMI、機械的制約を考慮した部品配置を行います。Altium DesignerでのPCBレイアウトの方法やヒントをライブラリのリソースでご覧ください。

回路図からPCBレイアウトを作成する方法 PCB Design and Development Top 5 PCB Design Rules Altium DesignerでPCBレイアウトをする方法 PCB Layout and Placement Guidelines PCB Component Placement (Webinar) Rules-Based Component Placement Enterprise PCB Layout Capabilities Design Rules Available for PCB Layout in Altium Designer

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0:37:30 Webinars 複雑さに挑む：Altium Designer 25が大規模PCB設計をどのように扱うか

Altium Designer 25は、より速い回路図編集、最適化されたPCBレイアウトの取り扱い、そしてよりスムーズなドキュメント作成で、あなたのワークフローを合理化するために登場しました。

ADのWB

Altium Designerにおけるワイヤーボンディングはじめにワイヤーボンディング技術は年々進化しており、その使用例や応用分野も広がっています。デバイスがよりコンパクトでパワフルになるにつれて、設計者は複雑なインターコネクトを扱うための正確なツールが必要とされ、Altium Designerは、チップ・オン・ボード（COB）設計やキャビティ内のスタックダイ、その他の高性能アプリケーションでのワイヤーボンディングを効率化する機能を提供しています。この記事では、Altium Designerの高度なワイヤーボンディング機能と、それが信頼性をどのように保証するかについて探ります。 Altium Designerにおける高度なワイヤーボンディング技術 Altium Designerのワイヤーボンディングツールは、新しい機能の範囲を提供し、PCB設計に高度なボンディング技術を取り入れることを容易にしています。いくつかの注目すべき機能を見てみましょう：キャビティ内のスタックダイ用ワイヤーボンディング：ユーザーは、キャビティ構造内のスタックダイに必要な複雑なインターコネクトを簡単に扱うことができるようになりました。これは3D集積回路としても知られています。レイヤースタックマネージャーのリジッド＆フレックスアドバンスドモードを利用することで、ダイ構造とダイパッドを簡単に描画し、異なるスタックアップに配置して3D構造を作成することができます。Altium Designerの3Dビューでのワイヤーボンドの可視化機能により、設計者はワイヤーボンドのループ高さ、長さ、直径、およびパスが設計の電気的および機械的要件に最適化されていることを確認できます。これらの3Dビジュアライゼーションは、高度なコンピューティングおよびモバイルデバイスで使用されるスタックダイ構造の典型的な細ピッチおよび高ピン数を管理する際に重要です。キャビティ内のスタックダイワイヤーボンディング（3D集積回路）ダイ間ワイヤーボンディング：Altium Designerのワイヤーボンディングツールは、ダイ間ワイヤーボンディングを可能にします。これは、寄生インダクタンスと信号干渉を最小限に抑えるために使用される技術です。複数のダイを中間のフィンガーパッドや銅の流れなしで直接ワイヤーボンドで接続することができ、ループ長を短縮し、高周波および高電力アプリケーションの性能を最適化します。ダイ間ワイヤーボンディングダイから銅プールへのワイヤーボンディング：多くのパワーエレクトロニクスや高電流アプリケーションでは、ダイを直接銅プールに接続することが、効果的な熱および電気性能を実現するために不可欠です。Altium Designerのワイヤーボンディングツールは、PCB上のダイと銅プールエリアとの間の正確なワイヤーボンディングを可能にすることでこれをサポートします。この方法は、熱の放散と電流処理能力が重要なパワーマネジメントモジュールなどの高電力設計に特に有用です。大きな銅プールに直接ボンドワイヤーを接続することを可能にすることで、設計者は電気および熱性能が最適化され、追加のインターコネクトやビアの必要性を減らすことができます。銅プール上の複数のワイヤーボンド同じダイパッドのための複数のワイヤーボンド：Altium Designerのワイヤーボンディングツールは、電流運搬能力を高め、インピーダンスを減少させるために、同じダイパッドからの複数のワイヤーボンドもサポートします。この技術は、ダイを通じてより高い電流が流れるパワーエレクトロニクスや高性能アプリケーションにおいて特に重要であり、電気負荷を分散させるために追加のワイヤーボンドが必要になります。複数のワイヤーボンドは、個々のワイヤーボンドにかかるストレスを減少させることで機械的信頼性も向上させ、高ストレス環境での熱および電気性能を強化します。パッドの整列と向き：成功したワイヤーボンディングプロセスには、適切なパッドの整列と向きが不可欠です。Altium

PIMX8 プロジェクト - 第6章

Altium Designer Projects Pi.MX8 プロジェクト - ボードレイアウトパート4 Pi.MX8コンピュートモジュールSoMプロジェクトの新しいインストールメントへようこそ！このアップデートでは、PCB設計に最後の仕上げを行い、プロトタイプの生産準備を整えます。前回の記事では、信号層のルーティングを完了しました。これはPi.MX8モジュールのPCBレイアウトで最も時間がかかる部分でした。しかし、同じくらい注意を要する2つのタスクがまだ残っています。電源プレーンのルーティングと信号遅延の調整です。電源プレーンまず、電源プレーンから始めましょう。私は通常、遅延調整を最後のステップとして行うのが好きです。なぜなら、長さ調整のために必要なメアンダーがボード上の残りのスペースをしばしば埋め尽くすからです。例えば、電源ネットをルーティングする際に追加のVIAを配置する必要がある場合（時には必要になることがあります）、必要なスペースを作るために長さ調整プリミティブを調整する必要が出てくるかもしれません。最後に長さ調整プリミティブで残りのスペースを埋めることで、追加の作業を避けることができます。利用可能な電源プレーン層レイヤースタックを見ると、2つの専用の電源プレーン層が利用可能であることがわかります。これらの層は、薄いプリプレグによって隣接するグラウンド層から分離されています。このスタッキングは低インダクタンスプレーンの容量を増加させ、高周波でのPDNインピーダンスを減少させるのに役立ちます。まず、高電流の電源レールを配線しましょう。この場合、これらはi.MX8 SoCとDRAMコントローラーのコアおよびメモリレール、そしてLPDDR4 ICです。 SoCのPMICコアおよびメモリ供給 VCC_ARMおよびVCC_SOCレールはリモートセンシングを使用しており、これはバックコンバーターのフィードバックノードがMIC近くの出力コンデンサにルーティングされるのではなく、i.MX8の電源パッドにルーティングされることを意味します。これは、電源プレーンまたはポリゴンを通る電圧降下を補償するためです。これらのレールの電流が比較的高く、PMICがこれらの電圧を正確に調整する必要があるため、負荷で直接「電圧を測定」することが重要です。次の図は、電源ポリゴンを通る電圧降下を示しています：電源ポリゴンを通る電圧降下 VCC_ARMレールのパワーポリゴンは、レイヤー6にルーティングされています。ポリゴンのアウトラインに近くルーティングされたトレースは、リモートセンシング信号です。理想的には、リターンパス電流によって導入される寄生効果を補償し、フィードバックをノイズに対してより耐性を持たせるために、差動電圧を測定したいところですが、私たちの場合、これは必要ありません。参照設計の推奨に従います。 VCC_SOCポリゴンフィードバックトレースは、SoCのピンの近くで「ネットタイ」を使用して、フィードバックネットをパワーネットに接続します。ネットタイを使用しない場合、フィードバックトレースとパワーポリゴンの間のクリーンな分離を手動で確保する必要があります。このアプローチはエラーが発生しやすいです。ネットタイは、両端に小さなパッドを持つ短いトレースセグメントからなるフットプリントです。コンポーネントタイプをネットタイに設定することで、Altium Designerはこのコンポーネントに対してショートサーキットエラーを生成しません。 VCC_ARMポリゴンとDRAMパワーレールは、レイヤー5で同様の方法でルーティングされています。 VCC_ARMが強調表示され、DRAMパワーレールが紫色で表示されています残りの電源レールは、レイヤー5と6に分配されています。1.8Vおよび3.3Vのシステム電源ポリゴンは、これらのレールに接続されている多くのコンポーネントがボード全体に分散しているため、ボード全体にわたって広がっています。

Pi.MX8_Chapter_V

Altium Designer Projects Pi.MX8 プロジェクト - ボードレイアウトパート3 Pi.MX8オープンソースコンピュータモジュールプロジェクトの新しいインストールメントへようこそ！このシリーズでは、NXPのi.MX8Mプラスプロセッサを基にしたシステムオンモジュールの設計とテストについて詳しく説明します。前回のアップデートでは、レイアウト準備を完了しました。これには、インピーダンスプロファイルの作成、ボード製造業者の仕様に従った設計ルールの追加、特別な設計ルールを適用すべきエリアの定義が含まれます。また、LPDDR4インターフェースのルーティングも完了しましたが、長さ調整は（今のところ）行っていません。 DRAMインターフェースの長さ調整を始める前に、Pi.MX8モジュール上の残りのインターフェースのルーティングを見ていきます。ボード上には、多くの高速および低速バスがあり、その中には多くのルーティングスペースを必要とする広い並列バスもあります。各インターフェースに十分なスペースを割り当てるために、まずモジュールの各ルーティング層について大まかなフロアプランを作成します。ルーティング計画ルーティングプランは、利用可能な信号層全体に高速および低速インターフェースをどのように分配するかを決定するのに役立ちます。あらかじめ大まかなガイドを設定することで、現在作業している層に十分なルーティング用の不動産が利用可能であることを確認できます。これにより、層の移行を最小限に抑え、ルーティングプロセス中に行う再作業の量を減らすことができます。レイアウト計画を設定する方法はいくつかあり、主に利用可能なツールに依存します。私たちに必要なのは、既存の画像の上にスケッチを描くことができる基本的な描画ツールです。この例では、Inkscapeを使用します。 Inkscapeでは、背景画像を追加して、配置されたコンポーネントと未ルーティングのインターフェースをカラーのエアワイヤとして表示できます。このスクリーンショットでは、信号層でルーティングされるネットにのみ焦点を当てるため、電源ネットは非表示になっています。回路図では、各電源ネットにネットクラス指令を配置しており、レイアウトエディターで関連するネットクラスを有効にするか非表示にすることで、どのネットがプレーン層でルーティングされるかを簡単に識別できます。実際のルーティングには、Inkscapeで線を追加して、対応するレイヤー上でルートしたいインターフェースを表します。これらの線の幅を調整して、インターフェースでルーティングされる信号の数を表現できます。線の色は、背景画像から選択して、どのインターフェースが表されているかを識別しやすくすることができます。レイヤー間の移行にもすべてのレイヤーにスペースが割り当てられる必要があるため、各線の末端にブロックを追加してレイヤー移行を詳細にします。 Inkscapeでのレイアウト計画、背景画像としてAltium Designerのスクリーンショットを使用上記のプロセスを各ルーティングレイヤーで繰り返した後、実際のルーティングプロセスを開始できます。トップレイヤーのルーティングルーティング戦略を確立したので、まずはトップレイヤーのインターフェースのルーティングから始めましょう。トップレイヤーのコンポーネントのファンアウトルーティングは既に完了しているため、残りのスペースをすべてシグナルルーティングに使用できます。残されたスペースは多くありませんが、内部シグナルレイヤーのルーティングを後で容易にするために、内部レイヤーのルーティングに干渉しない領域に戦略的にVIAを配置することで、まだ利用可能です。これは、あらかじめレイアウトを計画することのもう一つの利点であり、そうでなければこれらの領域はこの段階で定義されていません。トップレイヤーのPiMX8モジュールのルーティングトップレイヤーにトレースを配置する際には、フィデューシャルやラベルなどの機能をトップレイヤーに追加するためのスペースが必要であることも考慮する必要があります。レーザーエッチングされたデータマトリックスコードは、均一なコントラストを提供するために、固体の銅領域またはトレースのない領域を必要とする場合があり、これらの領域はルーティングに使用できません。内部シグナルレイヤーのルーティングほとんどの接続は、レイヤースタックマネージャーで定義した2つの内部信号層に配置されます。まず、すべての高速同期インターフェースのルーティングから始めましょう。この場合、MIPI-CSI、MIPI-DSI、LVDSインターフェースなどが該当します。これらのインターフェースはすべて低電圧差動信号を使用し、専用のクロックラインと少なくとも2つのデータラインを持っています。各データラインの長さは、一定のタイミングマージン内でクロックラインに合わせる必要があるため、多くのルーティングスペースが必要です。複数の差動ペアの長さを合わせるには、かなりのスペースが必要になることがあります。なぜなら、インターフェース内の1つ以上のペアが、考慮しなければならない大きな遅延を引き起こす可能性が非常に高いからです。これらのインターフェースを最初にルーティングすることで、後で長さ調整のために十分なスペースが確保できるようになります。これらの高速差動ペアの層間遷移の近くにリターンパスVIAを配置することも、信号の整合性を確保するために重要です。リターンパスVIAは複数の層にわたってスペースを取ることができるので、信号の遷移が配置されたらすぐにこれらのVIAを配置するべきです。

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