筆者について

Robert Feranec

<p>Robert FeranecはFEDEVEL Academyの創設者で、キャリアを通じてIntel、AMD、およびVIA プロセッサに基づくマザーボードを設計してきました。電子工学の学士号と修士号を取得しており、VOIPACやEUROTECHなどの著名な企業でハードウェア設計エンジニアとして働き、ボイスオーバー IPシステムや産業用コンピューターの開発を支援してきました。<br />
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Robertは、YouTubeチャンネル、教育用ビデオ、Udemyコースでよく知られており、さまざまなハードウェア設計コースを教えています。また、いくつかの優れたオープンソースプロジェクトを実行し、無料ビデオ、ブログ、フォーラムへの投稿を通じて知識を共有することで、電子工学愛好家や専門家のコミュニティに定期的に貢献しています。Robertは現在ヨーロッパに住んでおり、ハードウェア設計の教育に専念しています。</p>

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DDR3メモリとCPUファンアウトの配線方法 DDR3メモリとCPUファンアウトの配線方法 1 min Blog マイクロコントローラを扱う際、ボード設計者が高エッジレート(高速)のPCB設計を行うことがますます避けられなくなっています。Freescale iMX6マルチコアARMデバイスファミリーのようなCPUの力を借りて、非常に低い「コストパーミップ」で、このようなデバイスを使用して製品に豊かなソフトウェアとユーザーエクスペリエンスを提供することがますます望ましいです。 しかし、これらの超マイクロ追加メモリコントローラを使用することは、DDR3レイアウトガイドラインを持つ高速で密度の高いメモリインターフェースの課題を伴います。このゲストブログでは、Altium DesignerユーザーであるFedevel AcademyのRobert Feranecが、彼のオープンソースハードウェア設計であるiMX6 Rex(コンパクトで強力なシングルボードコンピュータ開発キット)に基づいて、DDR3メモリのルーティングに関する非常に価値のあるヒントをいくつか示しています。 DDR3メモリは非常に普及しているため、プロのプリントボード設計者がそれを使用してルーティングしなければならないボードに直面するのはほぼ避けられません。この記事では、非常に高密度で密集したPCBレイアウトでも、DDR3メモリインターフェースを適切にファンアウトしてルーティングするためのヒントを提供します。 DDR3メモリ設計ルールとシグナルグループ すべては、グループ内でDDR3をルーティングするための推奨される高速PCB設計ルールから始まります。DDR3メモリレイアウト中、インターフェースはコマンドグループ、コントロールグループ、アドレスグループ、およびデータバンク0/1/2/3/4/5/6/7、クロックなどに分割されます。同じグループに属するすべての信号は、「同じ方法」でルーティングされることが推奨されます。つまり、同じトポロジーとレイヤー遷移を使用します。 図1: DATA 6グループのすべての信号は、「同じ方法」でルーティングされ、同じトポロジーとレイヤー遷移を使用します . 例として、 図1 に示されているDDRルーティングシーケンスを考えてみましょう。DATA 6グループのすべての信号はレイヤー1からレイヤー10へ、その後レイヤー11へ、そしてその後レイヤー12へと進みます。グループ内の各信号は同じレイヤー遷移を行い、一般に同じルーティング距離とトポロジーを取ります。 DDRルーティングで信号をこのように扱う利点の一つは、長さ調整(別名、遅延または位相調整)を行う際に、ビアのz軸の長さを無視できることです。これは、同じ方法でルーティングされたすべての信号が、ビアを通る際にまったく同じビアの遷移と長さを持つためです。 DDR3メモリグループの作成 記事を読む