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    最も完璧なドキュメントパッケージをPCBの製造部門に送る方法 開発ステージの完了は常に喜ばしいことです。ちょうど今、PCBプロジェクトの最後のハードルを乗り越えたところだと考えましょう。それは新しいコンポーネントの数量確保、環境テストの最終化、またはEMC（電磁両立性）技術者からの承認かもしれません。これで基板は「リリース済み」状態になり、全ての承認が署名され、あとは製造に渡すだけです。設計仕様を作業可能なファイルに変換し、翻訳して、PCB製造業者に渡す手順は単純明快であるべきですが、実際には、そうではありません。 ドキュメントの一部が欠けていただけでも、設計者の仕様と、ドキュメントに記載されているものとを結びつけるラインは簡単に不明瞭となり、製造プロセスは簡単に停止してしまいます。「悪魔は細部に宿る」という諺は、PCBの製造や実装のドキュメントについて、まさに的確に当てはまります。複数の利害関係者が関与するプロジェクトの期間に起きたことを伝達する真実の単一の情報源として、より多くより詳細に記載するほど良い結果が得られます Read Article
    ティアドロップにより設計の量と質を高める方法 1つでもプリント回路基板を設計したことがあれば、開発のさまざまな段階で、予期しない問題の対応に苦労したことがあるでしょう。一般に、組み立てや製造のプロセスで、穴の位置がずれたり思いがけずドリルが範囲からはずれたりすることで、問題が発生します。基板を破棄することがない場合でも、時間の経過とともにトラックが分離する問題につながる可能性があります。そのような問題が非常に一般的で、かつ設計者のコントロールを超えているよう見えるにもかかわらず、設計においてこのような問題に備え、発生を予防するためにどのような対策を取ることができるでしょうか? 穴の位置調整およびドリルの位置合わせの問題 PCBにドリルで穴を開ける際、2つの原因により問題が発生する可能性があります。1つは穴が指定の位置から若干ずれること、もう1つはドリルの位置合わせが若干ずれることです。さらに、レイヤーを貼り合わせる際に非常にわずかですがレイヤーが動くことで、見えないパッドのずれが発生します。 特に設計がリジットフレキシブル基板の場合 Read Article
    わずか4つのステップで電源分配ネットワークを最適化する方法 最近の設計者は、電源分配ネットワーク（PDN）インテグリティという、従来考える必要のなかった問題に直面しています。私たちは皆、何十年もの間、シグナルインテグリティーの必要性を感じてきましたが、その間、パワーインテグリティーは、脇に置かれてきました。従来は、専用の電源プレーンを使用するスペースが多くありました（動作に必要なものをデザインに容易に含めることができました）。 しかし、設計の物理的な制限を押し広げ、より小さなフォームファクターに、より多くのコンポーネントを詰め込み続ける中、フォームファクターの縮小を続けながらPDNを最適化する方法が必要となっています。物理的な試作やシミュレーションのエキスパートに頼らないで、設計環境で直接、電源プレーンの形を最適化できれば、どうでしょう? PDN Analyzer powered by CST®は、Altium Designerワークスペース内でPDNインテグリティーへの道を提供します。従来は非常に長く骨の折れた解析プロセスを Read Article
    レイヤースタックを初めから間違えないようにする方法 PCBの製造工程で最も犯しやすい間違いの1つは、層の順序の誤りです。確認しないままにしておくと、全工程が無駄になる場合があります。PCB実装工程を経た製品は、電気的導通の観点からは機能するかもしれません。電気的に導通していれば、電気的検査にも合格するかもしれません。しかし、プレーンや信号層の順序と層間の距離を最優先にしている設計では、最終的な実装段階で障害が発生します。この問題を予防するにはどうすればよいでしょうか? 詳細な方法 正しい順序で積層し、後工程外観検査を行うために必要な情報を製造業者に確実に伝えるには、そうした情報を銅パターンとして直接設計に組み込んでおく必要があります。これらのパターンを設計に含め、最終的な実装の検査のための機構を提供するのはPCB設計者の責任です。該当するのは、以下の機能です。 他の全てのレイヤーと関連付けて定義された番号割付方針によりレイヤーを正確に識別する。 レイヤーの順序を目視で簡単に検査できるよう積層ストライプを追加する。 Read Article
    テストまたはDFTの設計に成功する方法 プリント回路基板が完成するまでにかかる全コストは、ブランクPCBの製造コスト、コンポーネントのコスト、実装コスト、テストのコスト、のように複数の基本カテゴリに分類できます。最後に出てきた、完成した基板をテストするのにかかるコストは、製品全体の合計製造コストの25%から30%を占める場合があります。 テストカバレッジを最大化し、PCB製造エラーおよびコンポーネント障害に関する欠陥を迅速に分離できるよう、製品を設計することによって、DFTは収益性のある設計として最高のものとなります。基板のテストカバレッジを確実に最大化するために、従うべき設計の最善の方法はいったい何なのか? 確認してみましょう。 いつでも事前に計画する 設計を計画するときに聞く最初の2つの質問は次のとおりです。 誰が実装をテストしますか? 機能は何ですか? DFTガイドラインは最初のレイアウトの計画で役に立ちます。しかしながら、契約製造元（CM）に直接連絡し Read Article