ミックスドシグナル設計向けのクロック分周回路とコンポーネント
At a Glance
クロック分周回路にはさまざまなものがありますが、Renesas の GreenPAK は、ミックスドシグナルシステムにおける処理フローの一部としてクロック分周を実現できる唯一の製品です。
クロック分周は、さまざまな理由からミックスドシグナルシステムで用いられます。たとえば、1つの発振器や基準信号源で、帯域幅、位相雑音許容度、エッジ配置要件が異なる複数のタイミングドメインに対応しなければならないことが一般的です。マイクロコントローラには低レートのタイミング入力が必要であり、ADCにはクリーンなサンプルクロックが必要であり、制御ループには周期的なストローブや比較基準が必要になることがあります。必要なデューティサイクル、付加ジッタ、エッジ対称性、配線制約、さらには近接するアナログ回路へどの程度デジタルスイッチングノイズが注入されるかに応じて、クロック分周が使用されます。
以下の例では、クロック分周を実装する際に使われる一般的な回路および部品の選択肢を取り上げます。単純な基板レベルのロジック回路もあれば、プログラマブルロジックやタイマ周辺機能に組み込まれているものもありますが、いずれも離散部品で構成することは可能です。信号処理を伴う多くの組み込みアプリケーション、あるいはアナログ信号に論理条件を適用するような用途では、デジタルロジックで実装するのが最も理にかなっています
一般的なクロック分周回路
Dフリップフロップによる2分周
最もクリーンな分周回路は、依然としてDフリップフロップで構成する2分周のトグル段です。実装はシンプルで、以下に示すとおりです。タイミング要件が満たされていることを前提に、入力に対して決定論的なエッジ配置を持つ50%デューティサイクルの出力が得られます。基板レベルのミックスドシグナル設計では、最小限のロジック段数で予測可能な動作を持つローカルな半分の周波数のクロックを生成したい場合に、有力な選択肢となります。
この方式では、クロック源が安定している場合、またはしきい値処理されたアナログ信号（comparatorを使用）から、方形波出力を生成できます。この回路は、分周比が正確に2、または2の小さなべき乗（カスケード接続が必要）であり、かつ出力を良好に保つ必要がある場合に特に有用です。一般に、シリアライザ制御ロジック、ローカルステートマシン、または半分の周波数の基準で十分なデジタルインターフェースタイミングの前段で使用されます。なお、2のべき乗へのカスケード分周では伝搬遅延が蓄積するため、高いクロック周波数では他の信号とのスキューに影響する可能性があります。
使用できる代表的な部品には次のものがあります。
単純なクロック分周はDFFで実行できます。カスケード接続により、2のべき乗での分周が可能です。
カウンタベースの整数分周
必要な分周比が2を超える場合、標準的な実装は同期カウンタを使用し、その出力ビットを直接用いるか、あるいはデコードした終端カウントを用いてカウンタをリセットする方式になります。バイナリカウンタの出力ビットを使えば、ほとんど追加回路なしでクリーンな4分周、8分周、16分周が得られます。3分周、5分周、10分周のような2のべき乗でない分周比では、結果を実際のクロックのように振る舞わせる必要がある場合、通常はカウントデコードと出力レジスタが必要になります。
ミックスドシグナル設計では、カウンタ方式はコンパクトで、ロジック、プログラマブルデバイス、一部のタイマ周辺機能で実装しやすいため魅力的です。弱点は、デコードしたパルスを分配クロックのように扱う場合に現れます。終端カウント出力は、追加のロジックで方形波出力を再構成しない限り、幅の狭いパルスになります。この違いは、分周信号がコンバータ、インターフェースクロック、またはデューティサイクル感度を持つ回路に供給される場合に重要です。
コンパレータを用いたカウンタベースのクロック分周。
低速インターフェース向けの10分周クロックは典型的な例です。10進カウンタ単体でも正しい分周比は生成できますが、その結果が有用かどうかは出力形式によって決まります。周期ストローブであれば終端カウントパルスで十分な場合があります。下流のデバイスが方形波のタイミング入力を期待する場合は、出力レジスタまたはトグル段を追加し、得られるデューティサイクルを確認してください。
デューティサイクル補正付き奇数分周器
奇数分周では、単純な設計が複雑になりがちです。カウンタデコードから直接取り出した3分周出力は、デューティサイクルが低くなることがよくあります。下流デバイスが50%に近いデューティサイクルを期待する場合、別の方法としては次のようなものがあります。
- 交互のカウント区間ごとに出力をトグルする小規模な同期ステートマシンを使用する
- 入力クロックの立ち上がりエッジと立ち下がりエッジの両方を使って補正波形を生成する
- より高い内部クロックレートで動作させ、その後カウンタまたはレジスタで出力を再タイミングする
実用的な3分周実装では、3つの入力エッジをカウントし、2つ目のレジスタを使って1.5サイクルHigh、1.5サイクルLowの波形を再構成することがあります。これはASIC/FPGAのクロック生成ロジックでは一般的ですが、タイミングが複雑になるため、単純な基板レベルのロジックではあまり一般的ではありません。
PLLによる分数出力分周
位相同期ループ（PLL）は、出力が入力に対して位相整合を保ったままであっても、分周器として機能できます。これは、分周クロックが基準信号に対して制御された位相と低スキューを持つ必要がある場合に、最も有用な方法の1つです。PLLは基準に対して定義された関係を維持しながら分周でき、多くのデバイスでは乗算と分周を同時に行えるため、1つの信号源から複数の関連周波数を生成できます。
この種のソリューションは、クロック品質が最重要となる設計に適しています。単純なロジック分周器より複雑ではありますが、duty cycleの制御、複数出力間での低スキュー、そしてクロックツリー配線とのより良い統合といった利点があります。また、ノイズの多いデジタルスイッチング領域の隣に配置した場当たり的なカウンタロジックで、アナログ感度の高いタイミングパスを構築してしまう誘惑を減らすことにもつながります。
分周器としてのMCUまたはFPGAのクロッキングブロック
多くのシステムでは、クロック分周器は単なるタイマ周辺機能です。MCUを用いた組み込みアプリケーションでは、フリップフロップで分周回路を手動構成しなくても、任意のクロックを生成できます。FPGAでは、クロックを分周する適切な場所は通常、汎用ロジックではなく専用のクロッキングリソース内部ですが、チップ内の統合クロッキングリソースを使う代わりに、プロセスフローやアルゴリズムの一部としてフリップフロップで実装することも可能です。
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項目 |
MCU実装 |
FPGA実装 |
|---|---|---|
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主なリソース |
タイマ/カウンタ周辺機能 |
クロックマネージャ（PLL/MMCM） |
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設定方法 |
プリスケーラと周期レジスタ |
専用クロッキングブロック |
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出力信号 |
周辺機能で使用される単一出力 |
低スキューのクロックツリー配線 |
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最適な用途 |
低速PWMまたは周辺機能 |
高速同期ロジック |
これにより、メインシステムクロックから派生した方形波出力が得られます。便利ではありますが、常に専用の低スキュークロックツリーと同等というわけではありません。通常は、低速周辺機能、PWM生成、または外部タイミング信号には十分です。分周結果を単なる低速イネーブルパルスではなく、プログラマブルロジック内部で実際のクロックとして動作させる必要がある場合に、これが適切な選択です。
クロック分周のためのGreenPAKリソース
Renesas GreenPAKデバイスは、発振器、CNT/DLYマクロセル、Dフリップフロップ、LUTに加えてプログラマブルなアナログインターフェースを統合することで、固定機能ロジックと大規模なプログラマブルプラットフォームの間を埋めます。これにより、これらのミックスドシグナルプロセッサは完全にプログラム可能で、その場で再構成可能となり、起動タイミング、デバウンス、パルス認定といったローカル制御機能などの用途に対応できます。
SLG46537Vは、GreenPAK製品ポートフォリオの一例であり、標準的なロジック機能およびアナログ処理機能とあわせてクロック分周を実装できます。以下のブロック図は、アナログ信号処理に使用可能なコンパレータなどのアナログ機能と、変換後のアナログ入力に論理条件を適用するための内部マクロセルを示しています。
SLG46537Vのブロック図
Renesas GreenPAKの開発ツールにより、設計者は完全にカスタムなデジタル、アナログ、またはミックスドシグナルICを開発できます。これらのプログラマブルなミックスドシグナルプロセッサは、クロックおよび信号管理回路に見られる機能を統合できるため、より小型で効率的なシステムの実現に役立ちます。詳細については、GreenPAKコンポーネントとリファレンス例をご覧ください。
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