Tính Toàn Vẹn Tín Hiệu trên các Lớp PCB Ultra-HDI Mỏng

Đối với tôi, có vẻ như mỗi bài viết về "thiết kế tiên tiến" đều tập trung vào tốc độ cạnh nhanh hơn, nhưng thường bỏ qua vấn đề thu nhỏ. Thiết kế HDI đưa PCB đến một không gian giải pháp nơi các quy tắc về tính toàn vẹn tín hiệu bắt đầu thay đổi do các quy mô chiều dài liên quan trong một thiết kế điển hình. Một lớp vật liệu quan trọng đã kích hoạt thiết kế HDI và UHDI với số lượng lớn giao diện tốc độ cao: vật liệu lớp phủ PCB có Dk thấp. Câu chuyện về HDI liên kết với câu chuyện về vật liệu PCB có Dk thấp, đặc biệt là khi một bảng mạch HDI triển khai nhiều giao diện số tốc độ cao.

Một khi bạn xem xét các nền tảng IC và các vật liệu điển hình được sử dụng trong những thiết kế này, bạn sẽ tìm thấy cùng loại vật liệu Dk thấp mà kích hoạt nhiều thiết kế số tốc độ cao, và có lẽ đây là nơi thế giới PCB có ý tưởng về vật liệu PCB Dk thấp.

Các thiết kế HDI mới hơn đẩy phương pháp HDI thông thường vào tốc độ cao hơn, được biết đến nhiều hơn là ultra-HDI hoặc UHDI. Trong những thiết kế này, các đặc điểm đồng nhỏ trở thành yếu tố chính hạn chế băng thông kênh cho các kết nối tốc độ cao, nhưng vật liệu Dk thấp kết hợp với đồng mịn hơn và các phủ bảo vệ sáng tạo giúp khắc phục những vấn đề này.

Trong loạt bài blog ngắn này, tôi sẽ cung cấp cái nhìn tổng quan về mối quan hệ giữa tính toàn vẹn tín hiệu với kích thước lớp và đặc điểm trong các PCB HDI/UHDI, điều mà chúng ta sẽ thấy có mối liên hệ chặt chẽ với kênh băng thông cao trong đóng gói. Để bắt đầu, chúng ta sẽ xem xét lợi ích về khả năng sản xuất của một số vật liệu có Dk thấp.

Khả năng Sản Xuất Với Vật Liệu Dk Thấp

Điểm quan trọng đầu tiên cần lưu ý về việc sử dụng vật liệu Dk thấp là khả năng sản xuất của kích thước đặc điểm HDI/UHDI dựa trên giá trị Dk của tấm lamine. Hãy xem biểu đồ dưới đây để hiểu ý tôi.

Đối với một mục tiêu trở kháng dấu vết cố định (chẳng hạn, 50 Ohm), chiều rộng dấu vết sẽ được cố định ở một giá trị nào đó tùy thuộc vào độ dày của tấm lamine. Khi tấm lamine trở nên quá mỏng, yêu cầu về chiều rộng dấu vết sẽ trở nên quá mỏng, và quá trình khắc đồng sẽ trở nên đắt đỏ hơn, cuối cùng chuyển sang xử lý cộng hưởng. Biểu đồ dưới đây tóm tắt xu hướng này cho các giá trị Dk thấp và cao.

Điểm đối lập với điều này là thực tế không phải tất cả vật liệu có Dk thấp (như Dk = 3 hoặc ít hơn một chút) đều có sẵn ở độ dày màng rất nhỏ cần thiết cho PCB UHDI hoặc bề mặt chất bán dẫn IC. Vật liệu có Dk thấp với độ dày chỉ vài mil và được củng cố bằng kính lan tỏa có sẵn với giá trị Dk gần 3 và Df xấp xỉ 0.001. Ví dụ như Megtron 8 và Tachyon 100G.

Lưu ý rằng điều này mỏng hơn so với lớp phủ PTFE tiên tiến như Rogers 3003, nhưng vẫn hoạt động trong cùng phạm vi của PTFE tiên tiến với Dk = 3 hoặc thấp hơn với Df

Điều gì xảy ra với Tính toàn vẹn tín hiệu trên các Lớp Mỏng

Dựa vào cuộc thảo luận ngắn về vật liệu mà tôi đã trình bày ở trên, chúng ta có thể sử dụng thông tin này để hiểu rõ hơn về mối quan hệ giữa tính chất vật liệu, độ dày của lớp phủ và tính toàn vẹn tín hiệu. Chúng ta bắt đầu với một số sự thật về vật liệu và hình học của các đường dẫn trong các lớp HDI/UHDI, đặc biệt là khi số lượng lớp trở nên cao:

• Các lớp mỏng hơn buộc các đường dẫn có trở kháng kiểm soát phải nhỏ hơn
• Các lớp mỏng thường đưa các mặt đất gần hơn với các đường dẫn
• Chân kết nối của thiết bị (ví dụ, BGA có khoảng cách chân nhỏ) có thể buộc các đường dẫn phải gần nhau hơn
• Vật liệu (đồng và giá trị Dk) có thể được sử dụng để điều chỉnh chỉ số tính toán tín hiệu

Khi chúng ta làm việc với các thiết bị UHDI, chúng ta cũng có thể quyết định bỏ qua các lớp mặt đất trên một số lớp, tạo ra việc định tuyến bỏ qua lớp như được sử dụng trong các kênh số băng thông cao trên nền IC. Tôi sẽ thảo luận thêm về điều này bên dưới. Đầu tiên, hãy xem xét một số chỉ số cơ bản quan trọng, bắt đầu với tổn thất và trở kháng.

So sánh Tổn thất Đồng và Điện mô

Khi hoạt động trên các bảng mạch HDI và UHDI, chân kết nối của thiết bị và yêu cầu trở kháng đều yêu cầu chiều rộng của đường dẫn phải nhỏ hơn, cả cho việc định tuyến fanout từ BGAs và định tuyến trở kháng kiểm soát. Điều này có thể khiến cơ chế tổn thất chủ đạo chuyển từ điện mô sang đồng khi sử dụng Dk thấp.

Ví dụ, hãy xem dữ liệu tổn thất microstrip dưới đây trên một loại laminate FR4 khá tiên tiến. Các tổn thất trong biểu đồ dưới đây được vẽ dưới dạng yếu tố suy giảm điện áp (xem tại đây để biết thêm chi tiết). Độ dày của FR4 là 38 micron (1.5 mil), dữ liệu vật liệu là (Dk = 4, Df = 0.01, độ dày), và lớp này sử dụng đồng 1 oz. với độ nhám 1 micron. Một microstrip 50 Ohm sẽ có chiều rộng 57 micron.

So sánh mất mát đồng và mất mát điện môi cho microstrip 50 Ohm rộng 57 micron trên Megtron 7(G) (Dk = 4, Df = 0.01) và độ nhám đồng 1 micron.

Giờ hãy giả sử vật liệu lớp phủ được thay thế bằng một tấm Megtron 7(G) (Dk = 3.37, Df = 0.001) với cùng độ dày 38 micron (1.5 mil). Microstrip 50 Ohm giờ đây yêu cầu một chiều rộng là 68 micron. Sự giảm mất mát điện môi đáng kể bây giờ khiến mất mát đồng trở thành yếu tố chi phối lên đến tần số rất cao.

So sánh mất mát đồng và mất mát điện môi cho microstrip 50 Ohm rộng 65 micron trên Megtron 7(G) (Dk = 3.37, Df = 0.001) và độ nhám đồng 1 micron.

Khi so sánh giữa microstrip và stripline, chúng ta có thể thấy sự chênh lệch về mức độ mất mát và giá trị độ rộng dây dẫn dựa vào yêu cầu độ dày của lớp cho một đường truyền đơn cuối 50 Ohm. Tôi đã bao gồm một vật liệu giả định Dk = 2 trong độ dày HDI/UHDI để so sánh và cung cấp một giới hạn lý thuyết. Kết quả tương tự có thể được suy ra cho các đường truyền đôi.

Chúng ta có thể thấy rõ sự phân kỳ không tuyến tính về mất mát cho những dấu vết đơn cuối này một khi chúng ta có độ dày lớp dưới khoảng 2 mil cho tất cả các loại vật liệu (Dk = 2 đến khoảng Dk = 3.5). Điều này là do mối quan hệ nghịch đảo giữa điện trở hiệu ứng bề mặt và độ rộng dấu vết.

Điều cần nhớ: Sử dụng vật liệu Dk thấp giúp giảm tổng lượng mất mát trên các bảng mạch HDI/UHDI bằng cách buộc độ rộng dấu vết rộng hơn và giảm mất mát điện môi, nhưng tại một số điểm, mất mát đồng bắt đầu chiếm ưu thế, và bạn nhận được lợi ích giảm dần từ việc đầu tư vào chi phí vật liệu lớp phủ. Giảm độ nhám đồng sẽ là cách duy nhất để tiếp tục giảm tổng lượng mất mát.

Vấn đề Mạ

Việc giảm thiểu hơn nữa tổn hao dẫn điện có thể đạt được bằng cách sử dụng các loại mạ bề mặt thay thế và tấm đồng mịn hơn. Ví dụ, việc sử dụng mạ dựa trên niken có thể làm thô bề mặt đồng tại các giao diện mạ và tạo ra tổn hao từ tính (như trong mạ ENIG và ENEPIG). Nghiên cứu về các loại mạ tiên tiến hơn đang được tiếp tục và vấn đề mạ là một lĩnh vực thảo luận tích cực đối với các PCB UHDI, cả từ khía cạnh tính toàn vẹn tín hiệu, cũng như từ khía cạnh sản xuất (DFM/DFA).

Để tìm hiểu thêm về vấn đề này với mạ, hãy xem tập podcast gần đây của chúng tôi với Kunal Shah.

Phạt Crosstalk

Khi lấy một thiết kế với định tuyến dấu vết hiện có và thu nhỏ nó xuống cấp độ HDI/UHDI, các dấu vết sẽ đến gần nhau hơn và bạn sẽ mong đợi crosstalk nhiều hơn. Tại một số điểm, mật độ của các dấu vết có thể yêu cầu bạn phải đi dưới một quy tắc ngón tay cái crosstalk thận trọng, thường là quy tắc “3W”. Tuy nhiên, mặt đất sẽ được ép gần các dấu vết hơn khi số lượng lớp cao hơn, và bạn sẽ mong đợi điều này sẽ giảm crosstalk. Hiệu ứng nào chiến thắng trong thiết kế UHDI?

Câu trả lời phụ thuộc vào một số yếu tố:

• Chúng ta có đang sử dụng cặp dây đối xứng và do đó có nguy cơ crosstalk đa chế độ không?
• Chúng ta đang đi dây cho đường dẫn dạng offset stripline hay offset microstrip?
• Chúng ta sử dụng vật liệu cách điện có hằng số điện môi (Dk) cao hay thấp?

Khi thu nhỏ xuống UHDI có thể phải chịu hậu quả về nhiễu chéo, nghĩa là nhiễu chéo có thể tăng lên khi bạn đặt các đường dẫn gần nhau hơn. Nhiệm vụ của bạn, như một người thiết kế, là giảm thiểu hậu quả nhiễu chéo bằng cách điều chỉnh độ dày của lớp và giá trị Dk. Để hiểu rõ hơn về ảnh hưởng của nhiễu chéo, chúng ta cần sử dụng mô phỏng S-parameter đa cổng để hiểu rõ hơn về mối quan hệ giữa nhiễu chéo với giá trị Dk của vật liệu cách điện và độ dày của vật liệu cách điện.

Phổ S-parameter đối xứng được hiển thị dưới đây minh họa sự khác biệt về mức độ nhiễu chéo khi chuyển từ vật liệu cách điện Megtron 7 (độ dày 3 mil, Dk = 3.37) sang vật liệu cách điện Megtron 8 (độ dày 1.5 mil, Dk = 3.06). Kết quả này được mô phỏng trong Simbeor trên các đường dẫn đối xứng 100 Ohm (khoảng cách giữa các đường dẫn bằng chiều rộng) trong khi thay đổi khoảng cách giữa các cặp từ 2W đến 3W.

Phổ nhiễu chéo của đường dẫn đối xứng đồng bộ: đường cong màu xanh biểu diễn NEXT, đường cong màu đỏ biểu diễn FEXT.

Như chúng ta có thể thấy trong kết quả trên, việc chuyển sang lớp phủ Megtron 8 mỏng 1.5 mil với khoảng cách 3W tăng cường độ nhiễu chéo lên đến 4.38%. Nếu chúng ta chỉ chuyển từ Megtron 7 dày 3 mil sang Megtron 7 mỏng 1.5 mil với tất cả các thông số khác giữ nguyên, cường độ nhiễu chéo sẽ là 6.82%.

Điều thú vị ở đây là khi chúng ta chuyển từ khoảng cách 2W trên Megtron 7 dày 3 mil sang khoảng cách 3W trên Megtron 8 mỏng 1.5 mil, chúng ta thấy mức phạt nhiễu chéo nhỏ hơn, như dự kiến. Người ta có thể cho rằng việc chuyển từ khoảng cách 2W sang 3W sẽ làm giảm mật độ định tuyến, nhưng thực tế không phải vậy. Chúng ta vẫn thấy mật độ đường dẫn tăng 108% khi chuyển sang lớp phủ Megtron 8 mỏng hơn, mặc dù Dk nhỏ hơn. Phổ tổn hao trả về cho các kết nối này cho thấy sự giảm băng thông chỉ 20% cả cho lớp phủ Megtron 7 mỏng 1.5 mil và lớp phủ Megtron 8 mỏng 1.5 mil.

Điều cần nhớ: Để giảm thiểu hậu quả của hiện tượng crosstalk với một giá trị khoảng cách giữa các đường dẫn (hoặc cặp dẫn) cụ thể (như S = 2W), có thể cần phải tăng khoảng cách trên lớp laminate mỏng hơn, và hằng số điện môi có thể cần được thay đổi. Tuy nhiên, điều này không luôn có nghĩa là mật độ định tuyến của bạn giảm xuống. Từ ví dụ trên, chúng ta vẫn có sự tăng gấp đôi về mật độ định tuyến, mặc dù sử dụng một giá trị Dk nhỏ hơn. Kết quả rất tương tự có thể được rút ra cho các đường dẫn đơn.

Định tuyến Bỏ qua Lớp và Định tuyến Stripline Lệch cho Băng thông Cao

Hầu hết các PCB UHDI và substrates IC sẽ chứa các kênh không có băng thông cực cao. Hầu hết các chân sẽ dành cho nguồn, đất, cấu hình, GPIO, và các giao diện nối tiếp chậm hơn. Tuy nhiên, trong các bộ xử lý với PCIe, DDR, nhiều giao diện USB và các liên kết SerDes nhanh, việc định tuyến trong substrate và PCB sẽ là dạng differential với một 

Hai phong cách định tuyến rất tương tự có sẵn cho việc định tuyến cặp differential trong PCB UHDI và substrates IC. Đó là:

• Định tuyến bỏ qua lớp trong các bản mạch IC (không nhầm lẫn với định tuyến vias bỏ qua lớp)
• Định tuyến dải lệch tâm trong các PCB HDI

Hai phương pháp định tuyến này cơ bản là giống nhau, nhưng định tuyến bỏ qua lớp sử dụng hàng rào via để tách biệt các kết nối trong một bản mạch. Có hai lý do để sử dụng hàng rào via trong định tuyến bỏ qua lớp: để cung cấp hiệu quả chắn chống nhiễu từ cặp dây sang cặp dây khác và để đặt tần số cắt của chế độ TEM vượt qua tần số Nyquist của giao diện nhận.

Khi chúng ta chuyển sang các lớp điện môi mỏng hơn với dải lệch tâm (xem ở trên), chúng ta có một hình phạt nhiễu chéo giữa các dấu vết này. Tuy nhiên, với định tuyến bỏ qua lớp, bạn có thể giảm bớt hình phạt nhiễu chéo bằng cách thêm lớp điện môi giữa các cặp như được hiển thị trong sơ đồ trên.

Nếu nhiễu chéo giữa các tín hiệu này vẫn là vấn đề, việc giảm nhiễu chéo có thể yêu cầu bất kỳ phương pháp nào sau đây để giảm nhiễu chéo:

• Tăng mật độ hàng rào via
• Giảm khoảng cách via qua một kênh (có thể tăng băng thông kênh)
• Thay đổi điện môi cho Dk khác nhau
• Thay đổi khoảng cách từ trace này sang trace khác trong cặp

Trong các nền IC và PCB UHDI, bất kỳ sự thay đổi nào như trên đều nên được mô phỏng và nó có thể tạo ra sự giảm phạt crosstalk, giống như tôi đã chỉ ra ở phần crosstalk phía trên. Tuy nhiên, những thay đổi này có thể gặp phải hạn chế về sản xuất, ngay cả trong trường hợp thiết bị được chế tạo bằng quy trình cộng hóa. Khi đạt đến giới hạn sản xuất, có thể cần phải thay đổi giá trị Dk cho các lớp laminate.

Băng thông kênh ở tốc độ cao

Không phải tất cả các giao diện trên PCB HDI/UHDI và nền tảng sẽ yêu cầu giới hạn băng thông TEM cực kỳ cao. Nhưng khi chúng yêu cầu, có thể có một hình phạt về băng thông kênh khi chuyển sang lớp mỏng hơn. Điều này có thể xuất phát từ việc tăng tổn thất đồng, tạo ra sự lệch khỏi giá trị trở kháng mục tiêu của kết nối tại các tần số cao hơn do hiệu ứng da.

Tuy nhiên, tùy thuộc vào giá trị Dk của lớp cách điện, tải trọng và loại kênh, bất kỳ hạn chế băng thông kênh nào cũng có thể xảy ra ở tần số cao đến mức có thể bỏ qua được, hoặc có thể có sự tăng băng thông kênh. Điều này không quá quan trọng đối với các giao diện như MIPI hay USB, nhưng lại rất quan trọng đối với DDR4/5/6, PCIe 5.0 trở lên, và Ethernet 25G trở lên. Nghiên cứu băng thông kênh đòi hỏi phải xem xét giới hạn băng thông TEM trong các đường dẫn sóng đồng mặt phẳng, như trong các bảng mạch RF, điều mà tôi dự định trình bày chi tiết hơn trong tương lai.

Dù bạn cần xây dựng điện tử công suất đáng tin cậy hay hệ thống số tiên tiến, hãy sử dụng bộ đầy đủ các tính năng thiết kế PCB và công cụ CAD hàng đầu thế giới trong Altium Designer®. Để thực hiện sự hợp tác trong môi trường đa ngành nghề ngày nay, các công ty đổi mới đang sử dụng Altium 365™ để dễ dàng chia sẻ dữ liệu thiết kế và đưa dự án vào sản xuất.

Chúng ta mới chỉ khám phá bề mặt của những gì có thể thực hiện với Altium Designer trên Altium 365. Bắt đầu dùng thử miễn phí Altium Designer + Altium 365 ngay hôm nay.