얇은 초고밀도(HDI) PCB 레이어에서의 신호 무결성

저에게는 모든 "고급 설계"에 관한 기사가 더 빠른 에지 속도에 초점을 맞추는 것 같지만, 종종 소형화를 빼놓는 것 같습니다. HDI 설계는 신호 무결성 규칙이 전형적인 설계에서 관련된 길이 척도로 인해 변하기 시작하는 솔루션 공간으로 PCB를 가져옵니다. 대규모 고속 인터페이스를 갖춘 HDI 및 UHDI 설계를 가능하게 하는 중요한 재료 클래스가 있습니다: 저-Dk PCB 라미네이트. HDI의 이야기는 많은 고속 디지털 인터페이스를 구현하는 HDI 보드가 등장하면서 특히 저-Dk PCB 재료의 이야기와 연결되어 있습니다.

IC 기판과 이러한 설계에서 일반적으로 사용되는 재료를 살펴보면, 많은 고속 디지털 설계를 가능하게 하는 동일한 종류의 저-Dk 재료를 찾을 수 있으며, 아마도 PCB 세계가 저-Dk PCB 재료에 대한 아이디어를 얻은 곳일 것입니다.

새로운 HDI 설계는 전통적인 HDI 접근 방식을 초과하여 추진하며, 이는 보다 잘 알려진 초고밀도 HDI 또는 UHDI로 알려져 있습니다. 이러한 설계에서는 작은 구리 특징이 고속 인터커넥트의 채널 대역폭을 제한하는 주요 요소가 되지만, 저-Dk 재료와 더욱 부드러운 구리 및 혁신적인 도금이 이러한 문제를 극복하는 데 도움이 됩니다.

이 짧은 블로그 시리즈에서는 HDI/UHDI PCB에서 신호 무결성이 층과 특징 크기와 어떻게 관련되는지에 대한 개요를 제공할 것이며, 이는 패키징에서의 고대역폭 채널과 밀접한 관련이 있음을 알게 될 것입니다. 시작하기 위해, 특정 저-Dk 재료의 제조 가능성 혜택을 검토해 보겠습니다.

저-Dk 재료로의 제조 가능성

저-Dk 재료 사용과 관련하여 주목해야 할 첫 번째 중요한 점은 라미네이트 Dk 값의 함수로서 HDI/UHDI 특징 크기의 제조 가능성입니다. 아래 그래프를 보면 제가 무슨 말을 하는지 알게 될 것입니다.

주어진 트레이스 임피던스 목표(예를 들어, 50 옴)의 경우, 트레이스 너비는 라미네이트 두께의 함수로서 어떤 값에서 고정될 것입니다. 라미네이트가 너무 얇아지면, 트레이스 너비 요구 사항이 너무 얇아져 구리 식각 공정이 더 비싸게 되고, 결국 첨가 공정으로 전환될 것입니다. 아래 그래프는 저 및 고 Dk 값에 대한 이 추세를 요약합니다.

이에 대한 반론은 모든 저-Dk 재료 (예: Dk = 3 또는 그보다 약간 낮은 경우)가 UHDI PCB나 IC 기판에 필요한 매우 얇은 필름 두께로 제공되지 않는다는 사실입니다. Dk 값이 3에 가깝고 대략 Df = 0.001인 저-Dk 재료는 스프레드 유리 강화와 함께 몇 밀까지 도달할 수 있습니다. 예로는 Megtron 8과 Tachyon 100G가 있습니다.

이것은 Rogers 3003과 같은 고급 PTFE 라미네이트보다 얇지만, Dk = 3 이하 및 Df

얇은 레이어에서 신호 무결성에 무슨 일이 발생하는가

위에서 잠깐 언급한 재료에 대한 논의를 바탕으로, 재료의 특성, 라미네이트의 두께, 그리고 신호 무결성 사이의 관계를 더 잘 이해할 수 있습니다. 레이어 수가 많아질 때 특히 HDI/UHDI 레이어의 재료와 트레이스의 기하학적 특성에 대한 몇 가지 사실로 시작합니다:

• 더 얇은 층은 제어된 임피던스 트레이스를 더 작게 만듭니다
• 더 얇은 층은 일반적으로 접지면을 트레이스에 더 가깝게 가져옵니다
• 장치 핀아웃(예: 미세 피치 BGA)은 트레이스를 더 가깝게 배치하도록 강제할 수 있습니다
• 재료(구리 및 Dk 값)는 신호 무결성 지표를 조정하는 데 사용될 수 있습니다

UHDI 장치에 도달하면, 특정 층에서 평면을 생략하기로 결정할 수도 있으며, 이는 IC 기판의 고대역폭 디지털 채널에서 사용되는 스킵-레이어 라우팅을 본질적으로 생성합니다. 이에 대해 아래에서 더 자세히 논의하겠습니다. 먼저, 손실과 임피던스를 시작으로 몇 가지 중요한 기본 지표를 살펴보겠습니다.

구리 대 유전체 손실

HDI 및 UHDI 보드에서 작동할 때, 장치 핀아웃과 임피던스 요구 사항은 모두 트레이스 폭을 더 작게 만들어야 하며, 이는 BGA에서의 팬아웃 라우팅과 제어된 임피던스 라우팅 모두에 해당됩니다. 이는 낮은 Dk를 사용할 때 손실 메커니즘이 유전체에서 구리로 전환될 수 있음을 의미할 수 있습니다.

예를 들어, 아래에 있는 다소 진보된 FR4 라미네이트의 마이크로스트립 손실 데이터를 살펴보세요. 아래 그래프에 표시된 손실은 전압 감쇠 요인으로 표시됩니다(자세한 내용은 여기를 참조하십시오). FR4 두께는 38 마이크론(1.5 mil)이며, 재료 데이터는 (Dk = 4, Df = 0.01, 두께)이고, 레이어는 1 온스 구리를 사용하며 거칠기는 1 마이크론입니다. 50 옴 마이크로스트립의 폭은 57 마이크론이 됩니다.

메그트론 7(G) (Dk = 4, Df = 0.01) 및 1 마이크론 구리 거칠기를 가진 57 마이크론 폭의 50 옴 마이크로스트립에 대한 구리 대 유전체 손실.

이제 라미네이트 재료를 메그트론 7(G) (Dk = 3.37, Df = 0.001)의 동일한 두께인 38 마이크론(1.5 mil) 시트로 교체한다고 가정해 봅시다. 50 옴 마이크로스트립의 필요 폭은 이제 68 마이크론입니다. 대폭 감소된 유전체 손실로 인해 구리 손실이 매우 높은 주파수까지 지배적인 요소가 됩니다.

메그트론 7(G) (Dk = 3.37, Df = 0.001) 및 1 마이크론 구리 거칠기를 가진 65 마이크론 폭의 50 옴 마이크로스트립에 대한 구리 대 유전체 손실.

마이크로스트립과 스트립라인을 비교할 때, 50 옴 단일 종단 선에 대한 층 두께 요구 사항을 고려한 손실 패널티와 선폭 값이 주어집니다. 비교 및 이론적 한계를 제공하기 위해 HDI/UHDI 두께의 가상 Dk = 2 재료를 포함했습니다. 차동 선에 대해서도 유사한 결과를 도출할 수 있습니다.

모든 재료(Dk = 2에서 대략 Dk = 3.5까지)에 대해 층 두께가 대략 2 밀 이하로 내려가면 이러한 단일 종단 트레이스의 손실이 비선형적으로 발산하는 것을 명확히 볼 수 있습니다. 이는 스킨 효과 저항과 트레이스 폭 사이의 역 관계 때문입니다.

결론: 저-Dk를 사용하면 트레이스 폭을 넓히고 유전 손실을 줄여 HDI/UHDI 보드의 총 손실을 줄이는 데 도움이 되지만, 어느 시점에서 구리 손실이 지배적이 되어 라미네이트 재료 비용에 대한 투자 수익이 감소하기 시작합니다. 구리 거칠기 감소만이 총 손실을 계속 줄일 수 있는 유일한 방법이 될 것입니다.

도금 문제

도체 손실을 더 줄이기 위해서는 대체 표면 도금과 더 매끄러운 구리 호일을 사용할 수 있습니다. 예를 들어, 니켈 기반 도금이 구리를 도금 인터페이스에서 거칠게 하고 자기 손실을 일으킬 수 있다는 것이 잘 알려져 있습니다(예: ENIG 및 ENEPIG 도금에서). 더 진보된 도금에 대한 연구가 진행 중이며 도금 문제는 UHDI PCBs에 대해 활발히 논의되고 있는 주제입니다. 이는 신호 무결성 측면뿐만 아니라 제조(DFM/DFA) 측면에서도 마찬가지입니다.

도금과 관련된 이 문제에 대해 더 알고 싶다면, 최근에 진행한 팟캐스트 에피소드에서 쿠날 샤와의 대화를 시청하세요.

크로스토크 페널티

기존의 트레이스 라우팅을 가진 디자인을 HDI/UHDI 수준으로 축소할 때, 트레이스들이 더 가까워지면서 크로스토크가 더 많아질 것으로 예상됩니다. 어느 시점에서는 트레이스의 밀도가 보수적인 크로스토크 경험칙, 가장 흔히 "3W" 규칙보다 낮아져야 할 수도 있습니다. 그러나 레이어 수가 많을 때는 접지가 트레이스에 더 가까워지게 되어 크로스토크가 줄어들 것으로 예상됩니다. UHDI 디자인에서 어떤 효과가 우세할까요?

답은 몇 가지 요인에 따라 달라집니다:

• 우리가 차동 쌍을 사용하고 있어 멀티 모드 크로스토크의 위험이 있는가?
• 우리는 오프셋 스트립라인을 라우팅하고 있나요, 아니면 오프셋 마이크로스트립을 하고 있나요?
• 고 Dk 라미네이트를 사용하고 있나요, 아니면 저 Dk 라미네이트를 사용하고 있나요?

UHDI로 축소할 때 크로스토크 페널티가 발생할 수 있습니다. 즉, 트레이스를 더 가깝게 포장할수록 크로스토크가 증가할 수 있습니다. 디자이너로서의 당신의 임무는 레이어 두께와 Dk 값을 조정하여 크로스토크 페널티를 줄이는 것입니다. 크로스토크의 영향을 더 잘 이해하기 위해서는 멀티포트 S-파라미터 시뮬레이션을 사용하여 크로스토크가 라미네이트 Dk 값과 라미네이트 두께와 어떻게 관련되는지 더 잘 이해할 필요가 있습니다.

Megtron 7 라미네이트(두께 3mil, Dk = 3.37)에서 Megtron 8 라미네이트(두께 1.5mil, Dk = 3.06)로 전환할 때 크로스토크 수준의 차이를 보여주는 차동 S-파라미터 스펙트럼은 아래에 나와 있습니다. 이 결과는 Simbeor에서 100옴 대칭 차동 스트립라인(트레이스 간격 = 폭)에서 쌍 간격을 2W와 3W 사이로 변화시키며 시뮬레이션되었습니다.

차동 대칭 스트립라인 크로스토크 스펙트럼: 파란색 곡선은 NEXT를 보여주고, 빨간색 곡선은 FEXT를 보여줍니다.

위의 결과에서 볼 수 있듯이, 3W 간격의 라미네이트로 더 얇은 1.5 mil Megtron 8 라미네이트로 전환하면 피크 크로스토크가 4.38%로 증가합니다. 만약 우리가 다른 모든 파라미터를 동일하게 유지하고 3 mil Megtron 7에서 1.5 mil Megtron 7로만 전환한다면, 피크 크로스토크는 6.82%가 될 것입니다.

여기서 흥미로운 점은 3 mil Megtron 7의 2W 간격에서 1.5 mil Megtron 8의 3W 간격으로 전환할 때 예상대로 더 작은 크로스토크 패널티를 볼 수 있다는 것입니다. 2W에서 3W 간격으로 전환하면 라우팅 밀도가 감소한다고 가정할 수 있지만, 실제로는 그렇지 않습니다. 더 작은 Dk에도 불구하고, 더 얇은 Megtron 8 라미네이트로 전환함으로써 여전히 108%의 트레이스 밀도 증가를 볼 수 있습니다. 이러한 인터커넥트의 반환 손실 스펙트럼은 1.5 mil Megtron 7 라미네이트와 1.5 mil Megtron 8 라미네이트 모두에 대해 대역폭 감소가 단 20%에 불과함을 보여줍니다.

핵심 요약: 주어진 트레이스 간격(예: S = 2W)으로 크로스토크 문제를 극복하기 위해서는 더 얇은 라미네이트에서 간격을 늘리고 유전 상수를 변경해야 할 수도 있습니다. 그러나 이것이 항상 트레이스 라우팅 밀도가 감소한다는 의미는 아닙니다. 위의 예에서, 우리는 더 작은 Dk 값을 사용함에도 불구하고 라우팅 밀도가 두 배로 증가했습니다. 단일 엔드 트레이스에 대해서도 매우 유사한 결과를 도출할 수 있습니다.

고대역폭을 위한 스킵-레이어 라우팅 및 오프셋 스트리플라인 라우팅

대부분의 UHDI PCB와 IC 기판은 극도로 높은 대역폭의 채널을 포함하지 않을 것입니다. 대부분의 핀은 전원, 접지, 구성, GPIO, 그리고 느린 직렬 인터페이스를 위한 것입니다. 그러나 PCIe, DDR, 다수의 USB 인터페이스, 그리고 빠른 SerDes 링크를 가진 프로세서에서는 기판과 PCB 내의 라우팅이 차동으로 이루어질 것입니다.

UHDI PCB와 IC 기판에서 차동 쌍 라우팅을 위한 두 가지 매우 유사한 라우팅 스타일이 있습니다. 이들은 다음과 같습니다:

• IC 기판에서의 스킵-레이어 라우팅(스킵-레이어 비아와 혼동해서는 안 됨)
• HDI PCB에서의 오프셋 스트립라인 라우팅

이 두 가지는 기본적으로 같은 유형의 라우팅이지만, 스킵-레이어 라우팅은 비아 펜스를 사용하여 기판 내의 인터커넥트를 분리합니다. 스킵-레이어 라우팅에서 비아 펜싱을 사용하는 데에는 두 가지 이유가 있습니다: 페어 간의 크로스토크에 대한 차폐 효과를 제공하고, 수신 인터페이스의 나이퀴스트 주파수를 넘어 TEM 모드의 컷오프 주파수를 설정하기 위해서입니다.

스트립라인을 사용하여 유전체 층을 얇게 할 때(위 참조), 이 트레이스들 사이에 크로스토크 페널티가 발생합니다. 그러나, 스킵-레이어 라우팅을 사용하면 위의 배열에서 보여지는 것처럼 페어 사이에 유전체 층을 추가함으로써 크로스토크 페널티를 줄일 수 있습니다.

이러한 신호들 사이의 크로스토크가 여전히 문제가 된다면, 크로스토크 감소를 위해 다음 중 하나를 요구할 수 있습니다:

• 비아 펜스 밀도 증가
• 채널을 가로지르는 비아 간격 감소 (채널 대역폭 증가 가능성 있음)
• 다른 Dk를 위한 유전체 변경
• 쌍 내의 트레이스 간격 변경

IC 기판 및 UHDI PCB에서, 이러한 변경 사항은 시뮬레이션되어야 하며, 위의 크로스토크 섹션에서 보여주듯이 크로스토크 패널티 감소를 일으킬 수 있습니다. 그러나, 이러한 변경 사항은 제조 제한에 부딪힐 수 있으며, 특히 장치가 첨가 공정으로 제작된 경우에도 마찬가지입니다. 제조 제한에 도달하면, 라미네이트의 Dk 값이 변경되어야 할 수 있습니다.

고속에서의 채널 대역폭

HDI/UHDI PCB 및 기판의 모든 인터페이스가 극도로 높은 TEM 대역폭 한계를 요구하는 것은 아닙니다. 그러나 그렇게 할 때, 더 얇은 층으로 전환할 때 채널 대역폭 패널티가 발생할 수 있습니다. 이는 고주파에서 스킨 효과로 인해 인터커넥트의 목표 임피던스 값에서 벗어나는 임피던스 편차를 초래하는 증가된 구리 손실로 인해 발생할 수 있습니다.

그러나 라미네이트의 Dk 값, 부하 및 채널 유형에 따라, 채널 대역폭 제한이 발생할 수 있으며, 이는 매우 높은 주파수에서 무시할 수 있거나 채널 대역폭이 증가할 수 있습니다. 이는 MIPI나 USB와 같은 인터페이스에서는 그다지 중요하지 않지만, DDR4/5/6, PCIe 5.0 이상, 25G 이상의 이더넷에서는 매우 중요합니다. 채널 대역폭을 연구하려면 RF 보드에서와 같이 공평한 도파관에서의 TEM 대역폭 한계를 살펴봐야 합니다. 이에 대해 미래에 더 자세히 소개할 계획입니다.

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