薄型ウルトラHDI PCB層におけるシグナルインテグリティ

私には、すべての「高度な設計」に関する記事が高速エッジレートに焦点を当てているように思えますが、しばしば小型化が省略されています。HDI設計は、典型的な設計における長さのスケールが関与するため、信号の整合性のルールが変わり始めるソリューションスペースにPCBをもたらします。大量の高速インターフェースを備えたHDIおよびUHDI設計を可能にする重要な材料クラスがあります：低Dk PCBラミネート。HDIの物語は、特にHDIボードが多くの高速デジタルインターフェースを実装する一度、低Dk PCB材料の物語とリンクしています。

IC基板とこれらの設計で一般的に使用される材料を見ると、多くの高速デジタル設計を可能にする同じ種類の低Dk材料が見つかり、おそらくこれがPCBの世界が低Dk PCB材料のアイデアを得た場所です。

新しいHDI設計は、従来のHDIアプローチを超ドライブに押し上げ、より良く知られている超HDIまたはUHDIとして知られています。これらの設計では、小さな銅の特徴が高速インターコネクトのチャネル帯域幅を制限する主要な要因となりますが、低Dk材料とより滑らかな銅、革新的なめっきの組み合わせがこれらの問題を克服するのに役立ちます。

この短いブログシリーズでは、HDI/UHDI PCBにおける層と機能サイズがどのように信号整合性に関連しているかの概要を説明します。これは、パッケージングにおける高帯域幅チャネルと密接に関連していることがわかります。始める前に、特定の低Dk材料の製造上の利点を見ていきましょう。

低Dk材料による製造性

低Dk材料の使用に関して最初に注目すべき重要な点は、ラミネートDk値の関数としてのHDI/UHDI機能サイズの製造性です。以下のグラフを見てみましょう。

特定のトレースインピーダンス目標（例えば、50オーム）の場合、トレース幅はラミネートの厚さの関数としてある値で固定されます。ラミネートが薄くなりすぎると、トレース幅の要件が薄くなりすぎ、銅のエッチングプロセスがより高価になり、最終的には加算処理に切り替わります。以下のグラフは、低および高Dk値のこの傾向を要約しています。

これに対する反論は、低Dk材料（例えばDk = 3やそれ以下）が、UHDI PCBやIC基板に必要な非常に薄いフィルム厚で利用可能でない場合があるという事実です。Dk値が3に近く、Df = 0.001程度の、数ミルに達する低Dk材料で、スプレッドガラス補強付きのものがあります。例としては、Megtron 8やTachyon 100Gがあります。

これは、Rogers 3003のような高度なPTFEラミネートよりも薄いことに注意してくださいが、Dk = 3以下でDf

薄層での信号整合性に何が起こるか

上記の簡単な材料に関する議論から、材料の特性、ラミネートの厚さ、および信号整合性の関係をよりよく理解するためにこの情報を使用できます。HDI/UHDI層のトレースの材料と幾何学についてのいくつかの事実から始めます、特に層数が多くなると：

• 薄い層は、制御インピーダンストレースを小さくする必要があります
• 薄い層は一般的に、グラウンドプレーンをトレースに近づけます
• デバイスのピン配置（例えば、ファインピッチのBGA）は、トレースを互いに近づけることを強いるかもしれません
• 材料（銅とDk値）は、信号整合性メトリックを調整するために使用できます

UHDIデバイスに取り組むとき、特定の層でプレーンを省略することも決定するかもしれません。これは、IC基板の高帯域幅デジタルチャネルで使用されるスキップレイヤールーティングを本質的に作成します。これについては以下でさらに議論します。まず、損失とインピーダンスから始めるいくつかの重要な基本メトリックを見てみましょう。

銅対誘電体損失

HDIおよびUHDIボードで動作する場合、デバイスのピン配置とインピーダンス要件は、BGAからのファンアウトルーティングと制御インピーダンスルーティングの両方でトレース幅を小さくすることを要求します。これは、低いDkが使用されるときに、支配的な損失メカニズムが誘電体から銅に切り替わる原因となる可能性があります。

例えば、以下のやや進んだFR4ラミネートのマイクロストリップ損失データを見てください。以下のグラフにプロットされている損失は、電圧減衰係数としてプロットされています（詳細についてはこちらをご覧ください。FR4の厚さは38ミクロン（1.5ミル）、材料データは（Dk = 4、Df = 0.01、厚さ）、層は1オンスの銅を使用し、粗さは1ミクロンです。50オームのマイクロストリップは幅57ミクロンになります。

メグトロン7(G)（Dk = 4、Df = 0.01）で1ミクロンの銅粗さを持つ57ミクロン幅の50オームマイクロストリップの銅損失対誘電体損失。

次に、積層材料をメグトロン7(G)（Dk = 3.37、Df = 0.001）のシートに同じ38ミクロン（1.5ミル）の厚さで置き換えたとしましょう。50オームのマイクロストリップは現在、幅68ミクロンが必要です。大幅に減少した誘電体損失により、銅損失が非常に高い周波数まで支配的な要因となります。

メグトロン7(G)（Dk = 3.37、Df = 0.001）で1ミクロンの銅粗さを持つ65ミクロン幅の50オームマイクロストリップの銅損失対誘電体損失。

マイクロストリップとストリップラインを比較すると、50オームの単線に対する層の厚さの要件を考慮した際の損失ペナルティと線幅の値がわかります。比較と理論的な限界を提供するために、HDI/UHDIの厚さでDk = 2の材料を仮定して含めました。差動線に対しても同様の結果が導出されます。

全ての材料（Dk = 2から約Dk = 3.5まで）において、層の厚さが約2ミル以下になると、これらの単線トレースの損失に非線形の発散が明らかになります。これは、スキン効果抵抗とトレース幅の間の逆関係によるものです。

要点：低Dkを使用することは、トレース幅を広げて誘電体損失を減らすことでHDI/UHDIボードの総損失を助けますが、ある点で銅の損失が支配的になり、積層材料コストへの投資に対するリターンが減少し始めます。銅の粗さを減らすことが、総損失をさらに減らす唯一の方法になります。

めっきの問題

導体損失のさらなる削減は、代替の表面めっきやより滑らかな銅箔を使用することで達成できます。例えば、ニッケルベースのめっきが銅のめっき界面を荒らし、磁気損失を生じさせることがよく知られています（ENIGやENEPIGのめっきなど）。より進んだめっきに関する研究は進行中であり、めっきの問題は、信号整合性の観点だけでなく、製造（DFM/DFA）の観点からも、UHDI PCBにおいて活発な議論の対象となっています。

このめっきの問題についてもっと学ぶには、最近のポッドキャストエピソードでクナル・シャーとの話をご覧ください。

クロストークペナルティ

既存のトレースルーティングを持つ設計をHDI/UHDIレベルに縮小すると、トレースが互いに近づき、クロストークが増加すると予想されます。ある時点で、トレースの密度が保守的なクロストークの経験則、最も一般的には「3W」ルールを下回ることが必要になるかもしれません。しかし、レイヤー数が多い場合、グラウンドはトレースに強制的に近づけられ、これがクロストークを減少させると期待されます。UHDI設計においてどちらの効果が勝るか？

答えはいくつかの要因に依存します：

• 差動ペアを使用しており、マルチモードクロストークのリスクがあるかどうか。
• オフセットストリップラインをルーティングしていますか、それともオフセットマイクロストリップですか？
• 高Dkラミネートを使用していますか、それとも低Dkラミネートですか？

UHDIにスケーリングダウンすると、クロストークのペナルティが発生する可能性があり、トレースを密接に配置するとクロストークが増加することを意味します。設計者としてのあなたの仕事は、層の厚さとDk値を調整することによってクロストークのペナルティを減らすことです。クロストークの影響をよりよく理解するためには、クロストークがラミネートのDk値とラミネートの厚さにどのように関連しているかをよりよく理解するために、マルチポートSパラメータシミュレーションを使用する必要があります。

以下に示されている差動Sパラメータスペクトラは、メグトロン7ラミネート（厚さ3ミル、Dk = 3.37）からメグトロン8ラミネート（厚さ1.5ミル、Dk = 3.06）に切り替えるときのクロストークレベルの違いを示しています。これらの結果は、Simbeorでシミュレートされ、100オームの対称差動ストリップライン（トレース間隔=幅）で、ペア間隔を2Wから3Wに変化させながらシミュレートされました。

差動対称ストリップラインクロストークスペクトラ：青い曲線はNEXTを示し、赤い曲線はFEXTを示します。

上記の結果からわかるように、3W間隔のラミネートで薄い1.5ミルのMegtron 8ラミネートに移行すると、ピーククロストークが4.38%に増加します。他のパラメーターを同じにして、3ミルのMegtron 7から1.5ミルのMegtron 7に切り替えた場合、ピーククロストークは6.82%になります。

ここで興味深いのは、3ミルのMegtron 7の2W間隔から1.5ミルのMegtron 8の3W間隔に切り替えると、予想通りクロストークのペナルティが小さくなることです。2Wから3W間隔に切り替えるとルーティング密度が減少すると思われがちですが、そうではありません。より小さいDkにもかかわらず、薄いMegtron 8ラミネートに切り替えることで、トレース密度は108%増加していることがわかります。これらのインターコネクトのリターンロススペクトラは、1.5ミルのMegtron 7ラミネートと1.5ミルのMegtron 8ラミネートの両方で、帯域幅の減少はわずか20%に過ぎません。

持ち帰りポイント：特定のトレース間隔（例えばS = 2W）でクロストークのペナルティを克服するためには、薄いラミネート上での間隔を広げる必要があり、誘電率の変更も必要になる場合があります。しかし、これが必ずしもトレースのルーティング密度が下がるという意味ではありません。上記の例から、Dk値を小さくしても、ルーティング密度が2倍になることがわかります。シングルエンドトレースに対しても、非常に似た結果が導き出されます。

高帯域幅のためのスキップレイヤールーティングとオフセットストリップラインルーティング

ほとんどのUHDI PCBやIC基板には、非常に高帯域幅ではないチャネルが含まれています。ほとんどのピンは電源、グラウンド、設定、GPIO、および遅いシリアルインターフェース用です。しかし、PCIe、DDR、複数のUSBインターフェース、および高速SerDesリンクを備えたプロセッサでは、基板とPCB内のルーティングは差動であり、

UHDI PCBやIC基板での差動ペアルーティングには、2つの非常に似たルーティングスタイルがあります。これらは次のとおりです：

• IC基板のスキップレイヤールーティング（スキップレイヤービアと混同しないでください）
• HDI PCBでのオフセットストリップラインルーティング

これら二つは基本的に同じタイプのルーティングですが、スキップレイヤールーティングではビアフェンスを使用して基板内のインターコネクトを分離します。スキップレイヤールーティングでビアフェンシングを使用する理由は二つあります：ペア間のクロストークに対する遮蔽効果を提供するため、そして受信インターフェースのナイキスト周波数を超えるTEMモードのカットオフ周波数を設定するためです。

ストリップラインを使用して誘電体層を薄くすると（上記参照）、これらのトレース間でクロストークのペナルティが発生します。しかし、スキップレイヤールーティングを使用すると、上記の配置に示されているようにペア間に誘電体層を追加することでクロストークのペナルティを減らすことができます。

これらの信号間のクロストークが依然として問題である場合、クロストークを減らすために以下のいずれかが必要になる場合があります：

• ビアフェンス密度の増加
• チャネルを横切るビアのスパンの減少（チャネル帯域幅が増加する可能性があります）
• 異なるDkのために誘電体を変更する
• ペア内のトレース間隔を変更する

IC基板およびUHDI PCBでは、これらの変更はシミュレートされるべきであり、上記のクロストークセクションで示したように、クロストークペナルティの減少をもたらすことができます。しかし、これらの変更は、デバイスが加算プロセスで製造された場合であっても、製造上の制限に達する可能性があります。製造上の制限に達している場合、積層材のDk値を変更する必要があるかもしれません。

高速時のチャネル帯域幅

HDI/UHDI PCBおよび基板のすべてのインターフェースが非常に高いTEM帯域幅制限を必要とするわけではありません。しかし、必要な場合、より薄い層に切り替えるときにチャネル帯域幅のペナルティが生じる可能性があります。これは、高周波数でのスキン効果により、インターコネクトの目標値からのインピーダンスの逸脱を引き起こす増加した銅損失によるものです。

しかし、積層材のDk値、負荷、およびチャネルの種類によっては、非常に高い周波数でチャネル帯域幅の制限が生じることがありますが、それが無視できるほどか、またはチャネル帯域幅が増加することもあります。これはMIPIやUSBのようなインターフェースではそれほど重要ではありませんが、DDR4/5/6、PCIe 5.0以上、および25G以上のイーサネットでは大きな問題です。チャネル帯域幅を研究するには、RFボードなどの共面導波路におけるTEM帯域幅の限界を見る必要がありますが、これについては将来、より詳細に説明する予定です。

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