Intégrité du signal sur les couches ultra-minces de PCB HDI

Il me semble que chaque article traitant des « conceptions avancées » se concentre sur les vitesses de transition plus rapides, mais oublie souvent la miniaturisation. Les conceptions HDI amènent les PCB dans un espace de solution où les règles d'intégrité des signaux commencent à changer en raison des échelles de longueur impliquées dans une conception typique. Une classe importante de matériaux a permis les conceptions HDI et UHDI avec un grand nombre d'interfaces à haute vitesse : les stratifiés PCB à faible Dk. L'histoire des HDI est liée à celle des matériaux PCB à faible Dk, en particulier une fois qu'une carte HDI met en œuvre de nombreuses interfaces numériques à haute vitesse.

Une fois que vous regardez les substrats IC et les matériaux typiquement utilisés dans ces conceptions, vous trouverez les mêmes types de matériaux à faible Dk qui permettent de nombreuses conceptions numériques à haute vitesse, et c'est peut-être là que le monde des PCB a eu l'idée pour les matériaux PCB à faible Dk.

Les conceptions HDI plus récentes poussent l'approche HDI conventionnelle à fond, mieux connue sous le nom de ultra-HDI ou UHDI. Dans ces conceptions, les petites caractéristiques de cuivre deviennent un facteur majeur limitant la bande passante du canal pour les interconnexions à haute vitesse, mais les matériaux à faible Dk combinés à du cuivre plus lisse et à des placages innovants aident à surmonter ces problèmes.

Dans cette courte série de blogs, je vais donner un aperçu de la manière dont l'intégrité du signal se rapporte aux tailles de couches et de caractéristiques dans les PCB HDI/UHDI, ce que nous verrons être étroitement lié aux canaux à large bande dans le packaging. Pour commencer, nous examinerons les avantages de fabricabilité de certains matériaux à faible Dk.

Fabricabilité avec des matériaux à faible Dk

Le premier point important à noter concernant l'utilisation de matériaux à faible Dk est la fabricabilité des tailles de caractéristiques HDI/UHDI en fonction de la valeur Dk du stratifié. Regardez le graphique ci-dessous pour voir ce que je veux dire.

Pour une cible d'impédance de trace donnée (disons, 50 Ohms), la largeur de la trace sera fixée à une valeur qui est une fonction de l'épaisseur du stratifié. Lorsque le stratifié devient trop mince, la largeur de trace requise sera trop fine, et le processus de gravure du cuivre deviendra plus coûteux, passant éventuellement à un traitement additif. Le graphique ci-dessous résume cette tendance pour les valeurs Dk faibles et élevées.

Le contrepoint à cela est le fait que tous les matériaux à faible Dk (comme un Dk = 3 ou légèrement moins) ne sont pas disponibles dans les épaisseurs de film très petites requises pour les PCB UHDI ou les substrats de CI. Les matériaux à faible Dk descendant jusqu'à quelques mils avec renforcement en verre étalé sont disponibles avec des valeurs de Dk se rapprochant de 3 et environ Df = 0,001. Des exemples sont Megtron 8 et Tachyon 100G.

Notez que ceci est plus mince qu'un stratifié PTFE avancé comme Rogers 3003, mais fonctionne dans la même gamme de PTFE avancé avec un Dk = 3 ou moins avec Df

Qu'arrive-t-il à l'intégrité du signal sur les couches minces

Basé sur la brève discussion sur les matériaux que j'ai présentée ci-dessus, nous pouvons utiliser cette information pour mieux comprendre la relation entre les propriétés des matériaux, l'épaisseur des stratifiés et l'intégrité du signal. Nous commençons avec quelques faits concernant les matériaux et la géométrie des pistes dans les couches HDI/UHDI, surtout lorsque le nombre de couches devient élevé :

• Des couches plus minces obligent les traces à impédance contrôlée à être plus petites
• Des couches plus fines rapprochent généralement les plans de masse des traces
• Les configurations des broches des dispositifs (par exemple, les BGA à pas fin) peuvent forcer les traces à être plus rapprochées
• Les matériaux (cuivre et valeur Dk) peuvent être utilisés pour ajuster la métrique d'intégrité du signal

Lorsque nous passons aux dispositifs UHDI, nous pourrions également décider d'omettre les plans sur certaines couches, créant ainsi un routage par saut de couche tel qu'il est utilisé dans les canaux numériques à large bande dans les substrats de CI. J’en discuterai davantage ci-dessous. Tout d'abord, examinons quelques-unes des métriques de base importantes, en commençant par les pertes et les impédances.

Pertes dans le Cuivre vs Pertes Diélectriques

Lors de l'opération sur des cartes HDI et UHDI, les configurations des broches des dispositifs et les exigences d'impédance nécessitent toutes deux que les largeurs de trace soient réduites, tant pour le routage de fanout à partir des BGA que pour le routage à impédance contrôlée. Cela pourrait faire en sorte que le mécanisme de perte dominant passe du diélectrique au cuivre lorsque un Dk plus faible est utilisé.

Par exemple, regardez les données de perte de microstrip ci-dessous sur un stratifié FR4 quelque peu avancé. Les pertes dans le graphique ci-dessous sont tracées comme le facteur d'atténuation de tension (voir ici pour plus de détails). L'épaisseur du FR4 est de 38 microns (1,5 mil), les données du matériau sont (Dk = 4, Df = 0,01, épaisseur), et la couche utilise du cuivre de 1 oz. avec une rugosité de 1 micron. Un microstrip de 50 Ohms aura une largeur de 57 microns.

Perte de cuivre versus perte diélectrique pour un microstrip de 50 Ohms et de 57 microns de large sur Megtron 7(G) (Dk = 4, Df = 0,01) et une rugosité de cuivre de 1 micron.

Supposons maintenant que le matériau du stratifié soit remplacé par une feuille de Megtron 7(G) (Dk = 3,37, Df = 0,001) avec la même épaisseur de 38 microns (1,5 mil). Le microstrip de 50 Ohms nécessite maintenant une largeur de 68 microns. La perte diélectrique grandement réduite fait maintenant de la perte de cuivre le facteur dominant jusqu'à des fréquences très élevées.

Perte de cuivre versus perte diélectrique pour un microstrip de 50 Ohms et de 65 microns de large sur Megtron 7(G) (Dk = 3,37, Df = 0,001) et une rugosité de cuivre de 1 micron.

Lorsque nous comparons les microbandes et les lignes striées, nous pouvons voir la pénalité de perte et les valeurs de largeur de ligne étant donné les exigences d'épaisseur de couche pour une ligne simple terminée de 50 Ohms. J'ai inclus un matériau hypothétique Dk = 2 dans des épaisseurs HDI/UHDI pour comparaison et pour fournir une limite théorique. Des résultats similaires peuvent être dérivés pour les lignes différentielles.

Nous pouvons clairement voir une divergence non linéaire dans la perte pour ces traces uniques une fois que nous descendons en dessous d'environ 2 mils d'épaisseur de couche pour tous les matériaux (Dk = 2 à environ Dk = 3.5). Cela est dû à la relation inverse entre la résistance de l'effet de peau et la largeur de la trace.

À retenir : Utiliser un faible Dk aide à réduire les pertes totales dans les cartes HDI/UHDI en forçant une largeur de trace plus large et en réduisant la perte diélectrique, mais à un certain point, la perte de cuivre commence à dominer, et vous obtenez des rendements décroissants sur votre investissement dans les coûts des matériaux de stratifié. La réduction de la rugosité du cuivre sera le seul moyen de continuer à réduire la perte totale.

Problèmes de placage

Des réductions supplémentaires des pertes dans les conducteurs peuvent être obtenues en utilisant des revêtements de surface alternatifs et des feuilles de cuivre plus lisses. Par exemple, il est bien connu que les revêtements à base de nickel peuvent rendre le cuivre rugueux aux interfaces de placage et créer des pertes magnétiques (comme dans les placages ENIG et ENEPIG). La recherche sur des placages plus avancés est en cours et les problèmes de placage sont un domaine actif de discussion pour les PCB UHDI, tant du point de vue de l'intégrité du signal que du point de vue de la fabrication (DFM/DFA).

Pour en savoir plus sur ce problème avec les placages, regardez notre récent épisode de podcast avec Kunal Shah.

Penalité de Diaphonie

Lorsque vous prenez un design avec un routage de traces existant, et que vous le réduisez aux niveaux HDI/UHDI, les traces se rapprocheront et vous vous attendriez à plus de diaphonie. À un certain point, la densité des traces pourrait vous obliger à descendre en dessous d'une règle empirique conservatrice de diaphonie, le plus souvent la règle du “3W”. Cependant, la masse sera forcée de se rapprocher des traces lorsque le nombre de couches est plus élevé, et vous vous attendriez à ce que cela réduise la diaphonie. Quel effet l'emporte dans un design UHDI ?

La réponse dépend de plusieurs facteurs :

• Utilisons-nous des paires différentielles et sommes-nous ainsi à risque de diaphonie multimode ?
• Routons-nous des lignes striplines décalées ou des microbandes décalées ?
• Utilisons-nous des stratifiés à Dk élevé ou faible ?

Lors de la réduction à l'UHDI, il pourrait y avoir une pénalité de diaphonie, ce qui signifie que la diaphonie pourrait augmenter à mesure que vous rapprochez les pistes. Votre travail en tant que concepteur est de réduire la pénalité de diaphonie en ajustant l'épaisseur des couches et la valeur Dk. Pour mieux comprendre les effets de la diaphonie, nous devons utiliser des simulations multi-port S-paramètres pour mieux comprendre comment la diaphonie se rapporte à la valeur Dk du stratifié et à l'épaisseur du stratifié.

Les spectres S-paramètres différentiels illustrés ci-dessous montrent les différences de niveaux de diaphonie lors du passage d'un stratifié Megtron 7 (épaisseur de 3 mil, Dk = 3.37) à un stratifié Megtron 8 (épaisseur de 1.5 mil, Dk = 3.06). Ces résultats ont été simulés dans Simbeor sur des lignes striplines différentielles symétriques de 100 Ohms (espacement trace-à-trace = largeur) tout en variant l'espacement entre les paires de 2W à 3W.

Spectres de diaphonie de ligne stripline symétrique différentielle : la courbe bleue montre le NEXT, la courbe rouge montre le FEXT.

Comme nous pouvons le voir dans le résultat ci-dessus, passer au stratifié Megtron 8 de 1,5 mil d'épaisseur avec un espacement de 3W augmente le crosstalk maximal à 4,38%. Si nous passions simplement du Megtron 7 de 3 mil au Megtron 7 de 1,5 mil avec tous les autres paramètres identiques, le crosstalk maximal serait de 6,82%.

Ce qui est intéressant ici, c'est que lorsque nous passons d'un espacement de 2W sur le Megtron 7 de 3 mil à un espacement de 3W sur le Megtron 8 de 1,5 mil, nous observons une pénalité de crosstalk plus faible, comme prévu. On pourrait supposer que passer de 2W à 3W d'espacement entraîne une diminution de la densité de routage, mais ce n'est pas le cas. Nous observons toujours une augmentation de la densité de trace de 108% en passant au stratifié Megtron 8 plus fin, malgré le Dk plus petit. Les spectres de perte de retour pour ces interconnexions montrent une réduction de la bande passante de seulement 20% tant pour le stratifié Megtron 7 de 1,5 mil que pour le stratifié Megtron 8 de 1,5 mil.

L'essentiel : Pour surmonter les pénalités de diaphonie avec une valeur d'espacement donnée entre traces (ou entre paires) (comme S = 2W), il peut être nécessaire d'augmenter l'espacement sur le stratifié plus mince, et la constante diélectrique peut devoir changer. Cependant, cela ne signifie pas toujours que votre densité de routage de traces diminue. D'après l'exemple ci-dessus, nous avons toujours un doublement de la densité de routage, malgré l'utilisation d'une valeur Dk plus petite. Des résultats très similaires peuvent être dérivés pour les traces à terminaison unique.

Le routage par saut de couche et le routage en stripline décalé pour des largeurs de bande élevées

La plupart des PCB UHDI et des substrats de CI contiendront des canaux qui ne sont pas de très haute bande passante. La majorité des broches seront pour l'alimentation, la masse, la configuration, GPIO, et des interfaces série plus lentes. Cependant, dans les processeurs avec PCIe, DDR, plusieurs interfaces USB, et des liens SerDes rapides, le routage dans le substrat et le PCB sera différentiel avec un 

Deux styles de routage très similaires sont disponibles pour le routage de paires différentielles dans les PCB UHDI et les substrats de CI. Ceux-ci sont :

• Le routage inter-couches dans les substrats de CI (à ne pas confondre avec les vias inter-couches)
• Le routage de stripline décalé dans les PCB HDI

Ces deux méthodes de routage sont essentiellement identiques, mais le routage inter-couches utilise une clôture de vias pour séparer les interconnexions dans un substrat. Il y a deux raisons d'utiliser la clôture de vias dans le routage inter-couches : pour fournir une efficacité de blindage contre le diaphonie entre paires et pour fixer la fréquence de coupure en mode TEM au-delà de la fréquence de Nyquist de l'interface réceptrice.

Lorsque nous passons à des couches diélectriques plus minces avec des striplines (voir ci-dessus), nous avons une pénalité de diaphonie entre ces traces. Cependant, avec le routage inter-couches, vous pourriez réduire la pénalité de diaphonie en ajoutant la couche diélectrique entre les paires comme montré dans l'arrangement ci-dessus.

Si la diaphonie entre ces signaux est toujours problématique, la réduction de la diaphonie pourrait nécessiter l'une des actions suivantes pour réduire la diaphonie :

• Augmenter la densité de la clôture de via
• Diminuer l'envergure des vias à travers un canal (peut augmenter la bande passante du canal)
• Changer le diélectrique pour différents Dk
• Modifier l'espacement entre les pistes dans la paire

Dans les substrats IC et les PCB UHDI, chacun de ces changements devrait être simulé et cela peut produire une diminution de la pénalité de diaphonie, comme je le montre ci-dessus dans la section sur la diaphonie. Cependant, ces changements pourraient se heurter à des limitations de fabrication, même dans le cas où un dispositif est fabriqué avec un processus additif. Lorsque les limites de fabrication sont atteintes, la valeur Dk pour les stratifiés peut devoir être changée.

Bande passante du canal à haute vitesse

Toutes les interfaces sur les PCB HDI/UHDI et les substrats ne nécessiteront pas des limites de bande passante TEM extrêmement élevées. Mais quand c'est le cas, il pourrait y avoir une pénalité de bande passante du canal lors du passage à une couche plus mince. Cela pourrait résulter d'augmentations des pertes en cuivre, qui créent une déviation de l'impédance par rapport à la valeur cible de l'interconnexion à des fréquences plus élevées en raison de l'effet de peau.

Cependant, en fonction de la valeur Dk du stratifié, de la charge et du type de canal, toute limitation de la bande passante du canal pourrait survenir à une fréquence si élevée qu'elle serait négligeable, ou il pourrait y avoir une augmentation de la bande passante du canal. Cela n'est pas si important dans les interfaces comme MIPI ou USB, mais cela a une grande importance dans DDR4/5/6, PCIe 5.0 ou supérieur, et Ethernet de 25G ou plus rapide. L'étude de la bande passante du canal nécessite d'examiner les limites de bande passante TEM dans les guides d'ondes coplanaires, comme dans les cartes RF, ce que je prévois de présenter plus en détail à l'avenir.

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