PCIe-Layout- und Routing-Richtlinien

Zachariah Peterson
|  Erstellt: April 1, 2019  |  Aktualisiert am: January 13, 2021

Motherboard with PCIe slots on a blue background

Immer wenn ich als Kind einen Computer aufschraubte und auf das komplizierte Durcheinander von Kartensteckplätzen, Chips und anderer Elektronik auf einem Motherboard blickte, fragte ich mich, wie jemand bei all dem Durcheinander den Überblick bewahren kann. Mittlerweile habe ich mehr über PCB-Design für Computerarchitektur und Peripheriegeräte gelernt, und weiß zu schätzen, mit welcher Hingabe PCB-Designer großartige elektronische Geräte bauen.

Moderne GPU-, USB-, Audio- und Netzwerkkarten laufen alle auf der gleichen zugrunde liegenden Computer-Peripheriearchitektur: PCI Express. Wenn Sie neu beim PCB-Design für PCIe-Geräte sind, haben Sie vielleicht bemerkt, dass die Informationen zu diesem Thema fragmentiert sind, und einige Informationen sogar als streng gehütete Betriebsgeheimnisse gelten. Glücklicherweise lassen sich die grundlegenden Spezifikationen in konkrete Designregeln unterteilen. Mit der richtigen PCB-Designsoftware können Sie das Layout und Routing Ihres nächsten PCIe-Geräts problemlos umsetzen.

Routing-Spezifikationen für Leiterbahnen

Im Vergleich zu den meisten Hochgeschwindigkeitsgeräten ermöglichen die drei PCIe-Generationen größere Leiterbahnlängen. Jede Generation hat ihre eigenen Spezifikationen zu Impedanz und maximalen Leiterbahnlängen für verschiedene Datenübertragungsraten, und diese sollten genau befolgt werden, um die erforderliche Leistung zu gewährleisten. Die genauen Routing-Spezifikationen hängen davon ab, welche PCIe-Generation Sie für Ihr Design verwenden.

Gen 1 und Gen 2 ermöglichen Leiterbahnlängen von bis zu 21 Zoll für sowohl RX- als auch TX-Signalleitungen, während Gen 3 bei diesen Signalleitungen nur Leiterbahnlängen von bis zu 14 Zoll zulässt. Jedes TX-Leiterbahnpaar sollte nur bis zu 2 Vias enthalten, während RX-Paare nur bis zu 4 Vias enthalten können, um spezifikationskonforme Impedanzwerte beizubehalten. Für Leiterbahnen auf einem COM Express Carrier Board, die zu einem PCIe-Steckplatz verlaufen, erlauben sowohl Gen 1 als auch Gen 2 maximale Leiterbahnlängen von bis zu 9 Zoll.

Die differenzielle Impedanz der Signalleitungen hängt von dem Bus ab, über den die Verbindung zu Ihrem PCIe-Board hergestellt wird. Standard-Leiterplatten mit Differenzialpaar-Routing verwenden gewöhnlich eine differenzielle Impedanz von 100 Ohm. Derselbe Standard wird in Gen 1 für den PCI-SIG-Bus verwendet, während Gen 2 und Gen 3 für den PCI-SIG-Bus eine differenzielle Impedanz von 85 Ohm verwenden. In Gen 1 und Gen 2 PCIe verwendet der Bus gemäß COMCDG Rev. 1.0 nur eine differenzielle Impedanz von 92 Ohm, und dieser Bus ist nicht mit Gen 3 PCIe kompatibel. Stattdessen wurde für die Kompatibilität mit PCIe Gen 3 die Spezifikation COMCDG Rev. 2.0 entwickelt, die eine differenzielle Impedanz von 85 Ohm festlegt.

Auch die Toleranz der differenziellen Impedanzwerte variiert zwischen den verschiedenen PCIe-Generationen und Busstandards. Obwohl die Werte für jede Bus- und Generationskombination unterschiedlich sind, können Sie diese Werte in der Spezifikation COMCDG Rev. 2.0finden.

Es ist viel einfacher, die Impedanz Ihrer Mikrostreifen-Leiterbahnen im Toleranzbereich zu halten, wenn Ihre PCB-Design-Software über Routing-Funktionen mit kontrollierter Impedanz verfügt. Legen Sie hierzu einfach die Impedanztoleranz direkt in Ihrer Designsoftware fest, und Ihr Autorouting- oder interaktives Routing-Tool stellt sicher, dass Ihre Leiterbahnen mit der richtigen Geometrie und dem richtigen Abstand platziert werden.

PCIe riser extenders plugged into a motherboard

Lagenaufbau und Masseverbindung

Typische PCIe-Boards verwenden einen Lagenaufbau mit 4 Lagen mit zwei inneren Versorgungslagen und zwei Signallagen auf jeder Oberfläche. Jede Versorgungslage kann je nach den Anforderungen des Geräts auf verschiedene Vorspannungslevels gebracht werden. Manche Designer wählen einen Lagenaufbau mit 6 Lagen, der über zwei Signallagen verfügt, die zwischen den beiden Versorgungslagen verlaufen. Es gibt auch einige Richtlinien für Lagenaufbau mit 8 und 10 Lagen für PCIe-Boards.

Bei einigen PCIe-Baugruppen mit einem Lagenaufbau mit 6 Lagen kann eine der Versorgungslagen durch eine Massefläche ersetzt werden. In beiden Fällen werden die auf den inneren Lagen gerouteten Signalleiterbahnen weniger anfällig für EMI sein. Man kann auch Leiterbahnen mit unterschiedlichen Datenraten auf verschiedenen Lagen routen. Bei einem Mixed-Signal-Board, wie z. B. in einem Wi-Fi- oder einem anderen drahtlosen Gerät auf einer PCIe-Karte, kann man die HF-Signalleitungen auf den inneren Lagen und die digitalen Leitungen auf den äußeren Lagen routen. Die Masse-/Versorgungslagen verhindern effektiv, dass Rauschen die empfindlichen analogen Signalspuren erreicht.

Unabhängig davon, welchen Lagenaufbau Sie verwenden, müssen Sie sicherstellen, dass die Gesamtdicke des Boards der Standarddicke von 1 mm für alle PCIe-Karten entspricht. Sie sollten auch die Standard-Techniken für High-Speed-Design berücksichtigen, da PCIe Gen 1 mit einer Taktfrequenz von 2,5 GHz arbeitet und die Signalgeschwindigkeiten erst bei späteren Generationen steigen.

(Alt text: Auf einer Leiterplatte mit blauer Lötstoppmaske geroutete Leiterbahnen

Pins, Pads, und Breakout-Routing

Auf einem PCIe-Board sind die Umgehung von Hindernissen und die Unterbringung von Komponenten und Vias besonders wichtig. Das Routing zu Pins, Pads und Komponenten und das BGA-Breakout-Routing sollte symmetrisch sein. Differentielle Paare sollten über ihre gesamte Länge eng gekoppelt sein, d. h. alle Abweichungen einer Leiterbahn aufgrund von Pads, Vias oder Komponenten sollten sich in der benachbarten Leiterbahn spiegeln. Dies gewährleistet die Unterdrückung des Übersprechens über die gesamte Länge des Paares. Hierzu ist anzumerken, dass diese Vorgehensweise allgemein in jedem Hochgeschwindigkeitssystem eine gute Idee ist.

Dasselbe gilt für Routing-Breakouts aus einem BGA oder anderen Komponenten. Beim Routing zu einem BGA muss beispielsweise eine Biegung in einer Leiterbahn vorgesehen werden, um eines der Pads zu erreichen. Dieselbe Biegung sollte nach Möglichkeit auch in der anderen Leiterbahn vorliegen. Das Paar sollte auch gemeinsam zwischen benachbarten Pads auf einem BGA geroutet werden, d. h. es sollten sich keine Pads zwischen den Leiterbahnen befinden.

Da die Leistungsanforderungen an Leiterplatten für Computerperipheriegeräte ständig steigen, benötigen Designer alle verfügbaren Tools, um mit neuen Entwicklungen Schritt zu halten. Die Layout- und Routing-Funktionen von Altium Designer sind neben Simulations-, Verifikations- und Produktionsvorbereitungsfunktionen in einem einzigen Programm integriert. Das Active Route-Paket ermöglicht es Ihnen, Ihr Layout und Routing gemäß den PCIe-Spezifikationen zu realisieren.

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Über den Autor / über die Autorin

Über den Autor / über die Autorin

Zachariah Peterson verfügt über einen umfassenden technischen Hintergrund in Wissenschaft und Industrie. Vor seiner Tätigkeit in der Leiterplattenindustrie unterrichtete er an der Portland State University. Er leitete seinen Physik M.S. Forschung zu chemisorptiven Gassensoren und sein Ph.D. Forschung zu Theorie und Stabilität von Zufallslasern. Sein Hintergrund in der wissenschaftlichen Forschung umfasst Themen wie Nanopartikellaser, elektronische und optoelektronische Halbleiterbauelemente, Umweltsysteme und Finanzanalysen. Seine Arbeiten wurden in mehreren Fachzeitschriften und Konferenzberichten veröffentlicht und er hat Hunderte von technischen Blogs zum Thema PCB-Design für eine Reihe von Unternehmen verfasst. Zachariah arbeitet mit anderen Unternehmen der Leiterplattenindustrie zusammen und bietet Design- und Forschungsdienstleistungen an. Er ist Mitglied der IEEE Photonics Society und der American Physical Society.

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