PCIe-Layout- und Routing-Richtlinien

Immer wenn ich als Kind einen Computer aufschraubte und auf das komplizierte Durcheinander von Kartensteckplätzen, Chips und anderer Elektronik auf einem Motherboard blickte, fragte ich mich, wie jemand alle Details des PCB-Layouts im Griff behalten konnte. Mittlerweile habe ich mehr über PCB-Design für Computerarchitektur und Peripheriegeräte gelernt, und weiß zu schätzen, mit welcher Hingabe PCB-Designer großartige elektronische Geräte bauen.

Moderne GPU-, USB-, Audio- und Netzwerkkarten können alle auf dem gleichen zugrundeliegenden Verbindungsstandard ausgeführt werden: PCI Express. Wenn Sie sich bisher noch nicht mit dem High Speed PCB-Design für PCIe-Geräte befasst haben, sind die Ihnen vorliegenden Informationen zu diesem Thema vermutlich etwas bruchstückhaft; es sei denn, Sie kaufen ein Standarddokument der PCI-SIG (Peripheral Component Interconnect Special Interest Group). Zum Glück können die grundlegenden Spezifikationen in einige umsetzbare Designregeln unterteilt werden. So können Sie Ihr nächstes PCIe-Gerät ganz einfach mit der richtigen PCB-Designsoftware auslegen und routen.

Wie bei jedem High-Speed-Design ist das blinde Befolgen von Standardvorgaben für Routing-Spezifikationen keine Garantie dafür, dass Ihr Design wie beabsichtigt funktioniert. Jedes Prototypen-Design sollte gründlich getestet werden, um sicherzustellen, dass im Design keine Probleme mit der Signalintegrität lauern. Selbst wenn Sie alles nach den richtigen Routing-Spezifikationen in Bezug auf Impedanz, Leiterbahnlänge usw. entworfen haben, ist es möglich, dass das Design aufgrund schlechter Layout-Entscheidungen scheitert. PCIe-Spezifikationen für jede Generation umfassen auch Testanforderungen, die auf der PCI-SIG-Website veröffentlicht werden. Wir werden hier nicht auf die Tests selbst eingehen, aber lesen Sie weiter, um eine kurze Zusammenfassung der Inhalte des Standards zu erhalten und zu erfahren, wie Sie PCIe-Karten so konstruieren können, dass diese den neueren PCIe-Generationen am besten entsprechen.

Routing-Spezifikationen

Derzeit gibt es fünf PCIe-Generationen, die von der PCI-SIG – der Arbeitsgruppe der Industrie, die die PCIe-Spezifikation überwacht – veröffentlicht wurden. PCIe Gen 5 wurde dabei dieses Jahr veröffentlicht und PCIe Gen 6-Geräte werden für 2022 erwartet. Die genauen Routing-Spezifikationen hängen davon ab, welche PCIe-Generation Sie für Ihre speziellen Komponenten verwenden. Was das Design angeht, müssen Sie Komponenten und Host-Controller zusammenbringen, die die Datenrate unterstützen, die Ihre Komponenten benötigen. PCIe ist vorwärts- und rückwärtskompatibel, sodass die minimale Bandbreite auf das Minimum der Controller- und Peripheriekomponenten beschränkt ist.

Topologie und Datenrate

Alle PCIe-Links bestehen aus mehreren Lanes (Gruppen von differentiellen Paaren), die als Gruppe von seriellen Schnittstellen einen hohen Durchsatz bieten. Beachten Sie, dass eine PCIe-Lane zwar seriell ist, die Lanes jedoch zusammengenommen einen Parallelbus zu bilden scheinen, was jedoch in der Realität nicht der Fall ist. Die Kommunikation erfolgt bidirektional mit Gruppen von Rx- und Tx-Lanes. PCIe-Lanes werden als differentielle Paare Punkt-zu-Punkt geroutet, daher sollten die Standardregeln für Längenanpassung und Versatz eingehalten werden. Die PCIe-Standards definieren bis zu 16 verfügbare Lanes, die auch die Größe standardisierter PCIe-Kartensteckplätze definieren. Verschiedene Host-Controller verfügen über eine unterschiedliche Anzahl von Lanes, die dann wiederum definieren können, wie viele Peripheriegeräte sie unterstützen können. PCIe-Geräte verwenden eine eingebettete Taktung mit unterschiedlichen Leitungscodes (8b/10b in Gen 1 und 2, 128b/130b in Gen 3 und höher). Das ist vorteilhaft, da wir uns so keine Gedanken über das Routing eines zusätzlichen Taktkanals wie in der DDR machen müssen. Schließlich verdoppelt jede Generation den Datendurchsatz gegenüber der vorherigen Generation: bis zu 32 GT/s in PCI Gen 5.

Verlustbudget und Differentielle Impedanz

Die fünf aktuellen PCIe-Generationen weisen unterschiedliche Spezifikationen für die verschiedenen Generationen auf, etwa hinsichtlich Impedanz und Verlustbudgets. Diese Spezifikationen sollten jedoch genau befolgt werden, um die erforderliche Leistung aufrechtzuerhalten. Diese sind in der folgenden Tabelle einmal zusammengefasst. Einige Leitfäden zum Routing definieren eine maximale Leiterbahnlänge, entweder als feste Zahl oder als Bereich. Ich habe die Gesamtverlust-Budgets in der Tabelle unten einmal zusammengestellt. Diese Werte werden mit der maximalen Datenrate berechnet, die für jede Generation angegeben wurde. Beachten Sie, dass diese Budgets verschiedene wichtige Verlustpunkte umfassen, so etwa Einfügungs-, Rückführungs-, Steckverbinder- und dielektrische Verluste sowie Rauheitsverluste entlang einer PCIe-Lane.

Obwohl High-Speed-Standards, Dinge wie Leiterbahnlängen in Spezifikationen definieren, ist die Betrachtung der Verluste entlang der Leiterbahnen das noch wichtigere Element. Alle Verluste — etwa durch Reflexionen, Impedanz-Diskontinuitäten, Absorption, Kupferrauheit und andere Quellen — summieren sich auf dem gesamten Leiterbahnverlauf. All diese Verlustquellen müssen bei der Bestimmung der Leiterbahnlängen berücksichtigt werden. Für PCIe war FR4 nach der Einführung von Gen4 nicht mehr die beste Option; es wurden Laminate mit geringeren Verlusten benötigt, um das Routing über solche Entfernungen zu unterstützen, wie sie beispielsweise in einem Rackmount oder Motherboard vorkommen. Seien Sie vorsichtig, wenn Sie eine Leiterbahnlängenberechnung für ein Substrat vornehmen und diese dann anschließend auf ein anderes Substrat ausdehnen möchten. Es ist nämlich unwahrscheinlich, dass die Rücklauf- und Einfügedämpfungsspektren für PCIe-Lanes tatsächlich auf den beiden unterschiedlichen Substraten übereinstimmen.

AC-Kopplungskondensatoren

Die aktuelle PCIe-Basisspezifikation sieht vor, dass 176 bis 265 nF AC-Kopplungskondensatoren in der Nähe des Endes eines Senders von einem Kanal platziert werden. So soll der Gleichstromversatz in einer PCIe-Lane beseitigt werden. Die AC-Kopplungskondensatoren sind dabei auf beiden Seiten eines differentiellen Paares erforderlich und werden als paarige diskrete Kondensatoren am Tx-Ende einer Lane platziert (normalerweise 0402 Kondensatoren). Achte auf dein Komponentendatenblatt, da dein Treiber (Host) möglicherweise einen bestimmten Wert empfiehlt, der außerhalb des Bereichs der Basisspezifikation liegt.

Sobald wir das PCIe Gen6 erreichen, ermöglicht die PAM4-Signalisierung eine weitere Verdoppelung der Datenrate auf bis zu 64 GT/s. In ähnlicher Weise werden wir den zulässigen Verlustwert erneut erhöhen, indem wir dem Trend in der obigen Tabelle folgen. Neben den Kanalverlusten und der Sicherstellung der Impedanzanpassung in den Verbindungen sind das Lagenaufbau-Design und die Platzierung der Komponenten zwei wichtige Punkte, um die Impedanzkontrolle für differentielle Paare in PCIe-Lanes zu gewährleisten. Gleichzeitig ermöglicht dies ein Routing mit minimalen Lagenübergängen und Interferenzen hinsichtlich anderer Komponenten.

Wie wirken sich Lagenaufbau und Layout auf das Routing aus

Typische PCIe-Leiterplatten mit geringerer Lane-Anzahl können einen Lagenaufbau mit 4 Lagen – mit zwei inneren Versorgungsflächen und zwei Signallagen – auf jeder Außenfläche verwenden (Microstrip-Routing, Tx und Rx auf verschiedenen Seiten der Leiterplatte geroutet). Jede Versorgungslage kann, je nach Anforderungen des Gerätes, auf verschiedene Vorspannungslevels gebracht werden. Manche Designs verwenden dabei einen Lagenaufbau mit sechs Lagen, bei dem die Signale mit geringerer Geschwindigkeit zwischen den beiden Versorgungslagen verlaufen. Hier ist jedoch Vorsicht geboten, denn High-Speed-Signale auf den internen Lagen können zu Crosstalk führen. Diese Leiterplatten erfordern dann also eine Erdung. Es gibt auch einige Richtlinien für Lagenaufbauten mit acht und 10 Lagen für PCIe-Leiterplatten.

Wenn Sie eine Standard-PCIe-Karte entwerfen, gilt es sicherzustellen, dass die Gesamtdicke der Leiterplatte der standardmäßigen Dicke von 1,57 mm entspricht (1 mm für PCIe Mini) sowie der Pinbelegung für PCIe-Karten – und das unabhängig vom PCB-Lagenaufbau. Andere Leiterplatten, die alle PCIe-Komponenten auf demselben Substrat (kein Rand-Steckverbinder) aufweisen, können zwar eine beliebige Anzahl von Lagen oder Dicken aufweisen, bleiben jedoch bei der standardmäßigen Dicke, um angemessene Herstellungskosten zu gewährleisten.

Motherboards mit PCIe-Kartensteckplätzen routen normalerweise alle Signale auf derselben Lage; Rx und Tx auf gegenüberliegenden Seiten der Leiterplatte. Daher sollten Sie auf der Leiterplatte genügend Platz für das Routing Ihrer Lanes ohne Lagenübergänge lassen (mehr zu Vias/Durchkontaktierungen weiter unten). Wenn Sie sich einmal die PCIe-Routings einiger späterer Generationen ansehen, wird Ihnen auffallen, dass diese Leiterbahnen mit Zick-Zack-Routing verwenden, um die Verzerrung durch das Fasergewebe im Substrat auszugleichen. Wenn Sie ein dichtes Glasgewebe-Substrat mit geringen Verlusten verwenden, können Sie die Anforderung möglicherweise lockern. Sie sollten aber Ihre Leiterplatte trotzdem testen, um sicherzustellen, dass diese innerhalb der Spezifikationen für Ihre Anwendung richtig funktioniert.

Pins, Pads, Vias und Breakout-Routing

Auf PCIe-Leiterplatten ist die Umgehung von Hindernissen und die Unterbringung von Komponenten und Vias besonders wichtig. Das Routing zu Pins, Pads, Komponenten und BGA-Breakout-Routing sollte symmetrisch und längenangepasst sein. Wobei die Längenanpassung/-fehlanpassung in der Nähe des Quellen-Endes einer Verbindung erfolgen sollte. Differentielle Paare sollten über ihre gesamte Länge hinweg eng gekoppelt sein. Versuchen Sie daher, Abweichungen aufgrund von Pads, Vias oder Komponenten entlang der Leiterbahnen zu vermeiden. Dieser wichtige Punkt bei der Raumplanung kann Problemen mit der Signalintegrität nach einer Überarbeitung der Leiterplatte vorbeugen.

Dasselbe gilt für das Routing von Breakouts aus einem BGA oder anderen Komponenten. Beim Routing zu einem BGA muss beispielsweise eine Biegung in einer Leiterbahn vorgesehen werden, um eines der Pads zu erreichen. Dieselbe Biegung sollte nach Möglichkeit auch in der anderen Leiterbahn vorliegen. Das Paar sollte auch gemeinsam zwischen benachbarten Pads auf einem BGA geroutet werden, d. h. es sollten sich keine Pads zwischen den Leiterbahnen befinden. Schauen Sie sich einmal diesen Beitrag hinsichtlich des Routings in eine PCIe-Schnittstelle auf einem BGA an, um weitere Informationen zu erhalten.

Für Vias wurden im ursprünglichen Entwurf des PCIe-Gen1-Standards von Intel zwar Grenzwerte für die Anzahl der Vias auf PCIe-Lanes festgelegt, eine strikte Anzahl der Vias ist jedoch weniger wichtig als die Betrachtung der Gesamtverluste aller Vias auf einer Verbindung. Obwohl beim PCIe-Routing in der Regel alles auf einer einzigen Lage geschieht (Tx und Rx auf verschiedenen Seiten), gilt es besonders auf Verluste zu achten, wenn an den Enden der PCIe-Lanes Vias vorhanden sind. Die Anzahl der Vias sollte idealerweise minimiert und rückgebohrt werden (keine Notwendigkeit für Blind-/Buried-Vias). Wenn Sie zudem Ihr Layout/Routing richtig durchführen, braucht es keine Vias für wiederholte Lagenübergänge.

Es ist viel einfacher Dinge wie etwa Impedanz, Kopplung und Länge von Leiterbahnen innerhalb der Spezifikationen zu halten, wenn Ihre PCB-Designsoftware Funktionen für das Routing mit kontrollierter Impedanz enthält. Sie können die Impedanztoleranz dabei direkt in Ihrer Designsoftware angeben. Das interaktive Routing-Tool sorgt dann dafür, dass Ihre Leiterbahnen mit der richtigen Geometrie und den richtigen Abständen verlegt werden. Die Layout- und Routing-Funktionen in Altium Designer^® sind zusammen mit den Funktionen für Simulation, Verifizierung und Produktionsvorbereitung in einem einzigen Programm integriert. Mit dem CircuitStudio^®-Paket können Sie sicherstellen, dass Ihr Design den PCIe-Layout-Routing-Spezifikationen entspricht.

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