PCIeレイアウトと配線のガイドライン

子供の頃、コンピューターの筐体を開き、マザーボードに搭載された複雑なカードスロット、チップ、その他電子部品を見ると、製作者がどうやってこの部品すべてを正しく配置できたのか、不思議に思っていました。後にコンピューター・アーキテクチャーと周辺機器のPCB設計について学ぶと、私はPCB設計者が優れた電子機器を構築するために注いでいる労力に驚嘆しました。

最新のGPU、USB、オーディオ、およびネットワークカードはすべて同じ相互接続規格である、PCI Expressの背面で実行できます。PCIeデバイスの高速PCB設計に慣れていない場合は、PCI-SIG (Peripheral Component Interconnect Special Interest Group) から標準ドキュメントを購入しない限り、このトピックに関する情報が少し断片的になります。幸いなことに、基本仕様は実用的な設計ルールに分割できるため、適切なPCB設計ソフトウェアを使用して次のPCIeデバイスを簡単にレイアウトおよび配線できます。

他の高速設計/デザインと同様に、配線仕様に関する標準規格に盲目的に従っても、設計/デザインが意図したとおりに動作することは保証されません。プロトタイプの設計では徹底的にテストして、シグナルインテグリティーの問題が設計内に潜んでいないことを確認する必要があります。インピーダンスや配線長などの点ですべてを適切な配線仕様に合わせて設計したとしても、レイアウトの選択が不適切なために設計が失敗する可能性は依然としてあります。各世代のPCIe仕様にはテスト要件も含まれており、これはPCI-SIG Webサイトで公開されています。ここではテストには立ち入りませんが、このまま読み続けて、規格の内容と、新しい PCIe 世代に最適に準拠するようにPCIeカードを設計する方法の簡単な概要を確認してください。

配線仕様

現在、PCIeの仕様を統括する業界の作業グループであるPCI-SIGが、PCIeの5つの世代をリリースしています。PCIe Gen 5は今年リリースされ、PCIe Gen 6デバイスは2022年にリリースされることが期待されています。正確な配線仕様は、特定のコンポーネントにどのPCIe世代を使用するかによって異なります。設計の面では、コンポーネントが必要とするデータレートに対応するコンポーネントとホストコントローラを組み合わせる必要があります。PCIeは前・後方互換性があるため、データ帯域の最小値はコントローラーや周辺コンポーネントの最小値に限定されます。

接続形態とデータレート

すべての PCIeリンクは、シリアルインターフェイスのグループとして高いスループットを提供する複数のレーン (差動ペアのグループ) で構成されています。PCIeレーンはシリアルですが、レーンが一緒になってパラレルバスを形成しているように見えますが、実際はそうではないことに注意してください。通信は、RxレーンとTxレーンのグループと双方向です。PCIeレーンは差動ペアとしてポイントツーポイントで配線されるため、長さのマッチングとスキューに関する標準ルールを適用する必要があります。PCIe規格では、最大16の利用可能なレーンが定義されており、標準PCIeカードスロットのサイズも定義されています。ホストコントローラーが異なれば、使用できるレーンの数も異なり、そのレーン数によって、サポートできる周辺機器の数を定義できます。PCIeデバイスは、さまざまなラインコード (第1世代および第2世代では8b/10b、第3世代以降では 128b/130b) の組み込みクロック信号を使用するため、DDRのように追加のクロック信号のチャネルの配線について心配する必要はありません。ついに、世代ごとにデータスループットが前世代の2倍になり、PCI Gen 5では最大32 GT/sに達しています。

損失バジェット（信号の損失量）と差動インピーダンス

現在の5つのPCIe世代には、世代ごとにインピーダンスと損失バジェットに関するさまざまな仕様があり、必要なパフォーマンスを維持するにはこれらの仕様に厳密に従う必要があります。これらについては、以下の表にまとめています。配線に関する一部のガイドでは、トレースの最大長を具体的な数値または範囲として定義しています。以下の表に総損失バジェットをまとめました。これらの値は、各世代に指定された最大データレートで取得されます。これらのバジェットには、PCIeレーンの長さに沿った挿入、リターン、コネクタ、絶縁体/粗さの損失が含まれることに注意してください。

高速規格では配線長などを仕様で定義していますが、より重要なのは配線パスに沿った損失です。反射、インピーダンスの不連続、吸収、銅箔の粗さ、その他の原因によるすべての損失は、配線パス全体で合計されるため、配線の長さを決定する際には考慮する必要があります。PCIeの場合、第4世代が登場すると、FR4はもはや最適な選択肢ではなくなり、ラックマウントユニットやマザーボードで見られるような距離にわたる配線をサポートするには、より低損失のラミネートが必要になります。2 つの異なる基板上のPCIeレーンの反射損失と挿入損失のスペクトルが一致する可能性は低いため、1つの基板のトレース長の計算だけを取得し、それを別の基板に拡張する場合は注意してください。

ACカップリングコンデンサー

現在のPCIeベース仕様では、PCIeレーンのDCオフセットを除去するために、チャネルのトランスミッター端の近くに176 ～ 265 nFのACカップリングコンデンサーを配置することが求められています。ACカップリングコンデンサーは差動ペアの両側に必要で、レーンのTx端に個別のコンデンサーのペアとして配置されます (通常は0402 コンデンサー)。ドライバー (ホスト) が基本仕様の範囲外の特定の値を推奨する場合があるため、コンポーネントのデータシートに注意してください。

PCIe Gen6に到達すると、PAM4シグナルによりデータレートがさらに2倍になり、最大64GT/s になります。同様に、上の表の傾向に従って、許容損失額もまた増加します。チャネル損失やインターコネクト全体のインピーダンスマッチングはもちろんのこと、PCIeレーンの差動ペアのインピーダンスコントロールを確保しつつ、レイヤー遷移や他のコンポーネントとの干渉を抑えた配線を可能にするためには、スタックアップ設計とコンポーネント配置の2点が重要なポイントとなります。

スタックアップとレイアウトが配線に与える影響

レーン数が少ない一般的なPCIeボードは、2 つの内部パワープレーンと各外面に2つの信号層を備えた4層スタックアップを使用できます (マイクロストリップ配線、TxとRxはボードの異なる側に配線されます)。それぞれの電源レイヤーは、デバイスの要件に応じて異なるバイアスレベルに設定できます。一部の設計では、2つの電源層間で低速信号を実行する6層スタックアップを使用する場合があります。内部層の高速信号はクロストークを引き起こす可能性があり、これらのボードではアースが必要になるため、注意してください。また、PCIe基板用に8層や10層のスタックアップのガイドラインも存在します。

標準のPCIeカードを設計している場合は、PCB 層のスタックアップに関係なく、ボードの全体の厚さが標準の1.57mm (PCIe Miniの場合は1mm) の厚さとピン配列と一致していることを確認する必要があります。すべてのPCIeコンポーネントを同じ基板上に搭載した他のボード (エッジコネクタなし) では、任意の数の層または厚さを使用できますが、妥当な製造コストを確保するために標準の厚さに従うことが望ましいでしょう。

PCIeカードスロットを備えたマザーボードは通常、すべての信号を同じレイヤー (ボードの反対側にRxとTx) で配線するため、レイヤー遷移なしでレーンを配線できるようにボード上に十分なスペースを残しておく必要があります (ビアについては以下で詳しく説明します)。後の世代の一部のPCIe配線を見ると、基板内のファイバー織りによるスキューを補正するために、配線はジグザグ配線を使用しています。低損失の緻密なガラス織基板を使用している場合は、この要件を緩和できる可能性がありますが、それでもボードをテストして、アプリケーションの仕様内で動作していることを確認する必要があります。

ピン、パッド、ビア、およびブレークアウト配線

PCIe基板では、障害物を避け、コンポーネントやビアに応じた配線を行うことが特に重要です。ピン、パッド、コンポーネントへの配線、および BGA ブレークアウト配線は対称で長さが一致している必要があり、リンクのソース端付近で長さの調整/不一致が適用されます。差動ペアは全長にわたって緊密に結合する必要があるため、配線パスに沿ったパッド、ビア、またはコンポーネントによる変動を避けるようにしてください。フロアプランニングにおけるこの重要なポイントに従うことで、ボードのスピン後のシグナルインテグリティーの問題を防ぐことができます。

BGAや他のコンポーネントからの配線ブレークアウトにも、同じ原則が適用されます。例えば、BGAへの配線では、1つのトレースがパッドの1つに到達するため、折り曲げを設定する必要があります。可能な限り、他の配線にも同じ折り曲げを設定します。また、ペアは配線間のパッドにより配線するのではなく、BGA上の隣接するパッド間でまとめて配線します。詳細については、BGA上のPCIeインターフェースへの配線に関するこちらの投稿を参照してください 。

ビアについては、IntelのPCIe第1世代標準の原案では、PCIeレーンのビア数の制限が指定されていましたが、厳密なビア数は、インターコネクト上のすべてのビアの合計損失ほど重要ではありません。一般に、PCIe配線のすべては単一レイヤー (TxとRxは異なる側) で発生しますが、PCIeレーンの端にビアが存在する場合の損失に注意してください。ビアの数は理想的には最小限に抑えてバックドリルする必要があり (ブラインド/埋め込みビアを使用する必要はありません)、レイアウト/配線を適切に行っていれば、繰り返しのレイヤー遷移にビアは必要ありません。

PCB 設計ソフトウェアにインピーダンスコントロールの配線機能が付いている場合、仕様に合わせて配線のインピーダンス、結合、長さを簡単に維持できます。インピーダンス許容差は、設計ソフトウェアで直接指定でき、インタラクティブな配線ツールを使用することで配線が適切な形状と間隔でレイアウトされることが確実になります。Altium Designer^®のレイアウトと配線の機能は、シミュレーション、検証、製作準備の機能とともに、単一のプログラムに統合されています。CircuitStudio^®パッケージを使用すると、設計がPCIeレイアウト配線仕様を満たすのに役立ちます。

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