PCIeのレイアウトと配線のガイドライン

Zachariah Peterson
|  投稿日 April 1, 2019  |  更新日 January 13, 2021

Motherboard with PCIe slots on a blue background

子供の頃、コンピューターの筐体を開き、マザーボードに搭載された複雑なカードスロット、チップ、その他電子部品を見ると、製作者がどうやってこの部品すべてを正しく配置できたのか、不思議に思っていました。後にコンピューター·アーキテクチャーと周辺機器のPCB設計について学ぶと、私はPCB設計者が優れた電子機器を構築するために注いでいる労力に驚嘆しました。

今日のGPU、USB、オーディオ、ネットワークカードはすべて、コンピューター周辺機器用のアーキテクチャー、すなわちPCI Expressで動作しています。ただ、PCIeデバイスのPCB設計を新たに始めようとしても、PCIeに関する情報は断片化した形で散らばっており、一部の情報は企業秘密によって厳重に守られています。幸い、基本的な仕様は実行可能なデザインルールに分解できます。適切なPCB設計ソフトウェアを使用すれば、PCIeデバイスを簡単にレイアウトして配線できます。

トレースの配線仕様

ほとんどの高速デバイスと比べて、PCIeの3つの世代では長いトレース長を使用できます。各世代はデータ転送速度が異なるため、インピーダンスと最大トレース長の仕様が異なっており、必要なパフォーマンスを維持するにはそれらの仕様を厳密に守る必要があります。正確な配線仕様は、設計に使用するPCIeの世代によって異なります。

Gen 1、およびGen 2では、RXおよびTX信号配線の長さが最大で21インチですが、Gen 3では、これらの信号配線の長さが最大14インチに制限されています。インピーダンスを要求仕様内に収めるため、それぞれのTX配線ペアではビアを2つまで、RXペアでは4つまでしか使用できません。PCIeスロットに送られるCOM Expressキャリア基板の配線では、Gen 1とGen 2のどちらでも、配線長は最大9インチです。

信号ラインの差動インピーダンスは、PCIe基板への接続に使用されるバスによって異なります。差動ペア配線を使用する標準的なPCBでは、一般に100Ωの差動インピーダンスが使用されます。PCI-SIGバスを使用するGen 1にも同じ標準が使用されます。これに対して、Gen 2、およびGen 3では、PCI-SIGバスで85Ωの差動インピーダンスが使用されます。COMCDG Rev. 1.0バスは、Gen 1、およびGen 2のPCIeでは92Ωの差動インピーダンスを必要とし、このバスはGen 3のPCIeと互換性がありません。その代わりに、COMCDG Rev. 2.0はPCIe Gen 3と互換になるよう修正され、85Ωの差動インピーダンスが規定されています。

差動インピーダンス値の許容差も、PCIeの世代とバス規格によって異なります。これらの値はバスと世代の組み合わせによって違いますが、COMCDG Rev. 2.0仕様に記載されています。

PCB設計ソフトウェアにインピーダンスをコントロールする配線機能があれば、マイクロチップの配線インピーダンスを許容差内に収めるのは簡単になります。設計ソフトウェアで直接、インピーダンスの許容差を指定すれば、自動配線やインタラクティブ配線ツールにより、配線を適切なジオメトリや間隔で確実に配置できるようになります。

PCIe riser extenders plugged into a motherboard

スタックアップと接地

標準的なPCIe基板は4層のスタックアップを使用し、内側の2層はパワープレーン、外側の2層は信号層に使用されます。それぞれの電源レイヤーは、デバイスの要件に応じて異なるバイアスレベルに設定できます。一部の設計者は6層のスタックアップを使用し、2つの電源レイヤーの間に2つの信号層を配置します。また、PCIe基板用に8層や10層のスタックアップのガイドラインも存在します。

6層のスタックアップを持つ一部のPCIe基板では、パワープレーンの1つをGNDプレーンに置き換えることが可能です。いずれの場合も、内側の層に配線される信号トレースは、EMIへの耐性が高くなります。また、層ごとに異なるデータ速度のトレースを配線することもできます。PCIeカード上のWi-Fiや他のワイヤレスデバイスのような混在信号基板では、RF信号線を内側の層に、デジタル線を外側の層にルーティングできます。接地/パワープレーンにより、感受性の高いアナログ信号トレースにノイズが入り込まないように効果的にブロックできます。

どのスタックアップを使用する場合も、全てのPCIe基板について、基板全体の厚さが標準の1mmと一致することを確認する必要があります。また、標準的な高速設計技法にも注意を払うようにします。PCIe Gen 1は2.5GHzのクロック速度で動作し、後の世代はさらに信号速度が増しています。

Traces routed on a PCB with blue solder mask

ピン、パッド、およびブレークアウト配線

PCIe基板では、障害物を避け、コンポーネントやビアに応じた配線を行うことが特に重要です。ピン、パッド、コンポーネントへの配線や、BGAブレークアウト配線を対称的にする必要があります。差動ペアは全長にわたって密に結合します。すなわち、パッド、ビア、コンポーネントによるあらゆる差異は、隣接するトレースにも対称にする必要があります。これにより、ペアの全長にわたってクロストークが抑制されます。これは、高速システムに共通する設計技法であることに注意してください。

BGAや他のコンポーネントからの配線ブレークアウトにも、同じ原則が適用されます。例えば、BGAへの配線では、1つのトレースがパッドの1つに到達するため、折り曲げを設定する必要があります。可能な限り、他のトレースにも同じ折り曲げを設定します。また、ペアはトレース間のパッドにより配線するのではなく、BGA上の隣接するパッド間でまとめて配線します。

コンピューターの周辺機器におけるPCBのパフォーマンス要件は増大し続けているので、設計者が新しい開発に対応していくには、使用可能なあらゆるツールが必要となります。Altium Designerのレイアウト、および配線機能は、シミュレーション、検証、製造準備の機能と合わせて1つのプログラムに統合されています。Active Routeパッケージを使用すれば、レイアウトと配線がPCIeの仕様を満たしていることを確認できます。

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筆者について

筆者について

Zachariah Petersonは、学界と産業界に広範な技術的経歴を持っています。PCB業界で働く前は、ポートランド州立大学で教鞭をとっていました。化学吸着ガスセンサーの研究で物理学修士号、ランダムレーザー理論と安定性に関する研究で応用物理学博士号を取得しました。科学研究の経歴は、ナノ粒子レーザー、電子および光電子半導体デバイス、環境システム、財務分析など多岐に渡っています。彼の研究成果は、いくつかの論文審査のある専門誌や会議議事録に掲載されています。また、さまざまな企業を対象に、PCB設計に関する技術系ブログ記事を何百も書いています。Zachariahは、PCB業界の他の企業と協力し、設計、および研究サービスを提供しています。IEEE Photonics Society、およびアメリカ物理学会の会員でもあります。

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