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Altium Designer - 回路・基板設計ソフトウェア

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高速PCBのチャネル帯域幅 チャネル帯域幅：高速PCBインターコネクトを適格化する正しい方法 半導体メーカーや非専門家からの高速PCB設計ガイドラインを読むと、常に立ち上がり時間を使って信号完全性を分析することが話題になります。信号の立ち上がり時間は重要で、EMI、クロストーク、遅延調整許容差などを決定します。設計がギガビット毎秒のデータレート以上で動作する場合、立ち上がり時間は通常、遅延調整で終わり、他のすべての信号完全性要因は周波数領域で分析されます。 プロの設計者は、単純な指標である帯域幅の観点で考えます。帯域幅が言及されると、初心者設計者は直ちに膝周波数を信号帯域幅の尺度として挙げます。これは完全に間違っています。物理的な伝送路によって減衰された後でも、すべてのデジタル信号は無限の帯域幅を持っています。 しかし、マルチGbpsの速度で設計する場合、関連する帯域幅はチャネル帯域幅です。言い換えれば、これは伝送路が最小限の減衰や反射で信号を強力に伝送できる周波数範囲です。Sパラメータから帯域幅をどのように決定するかの基本的な理解は、1 Gbpsを超えて作業したい人にとって必須です。 帯域幅の定量化方法 帯域幅は、周波数範囲の測定から決定することができます。すべてのデジタルインターフェースには帯域幅要件があり、送信機と受信機を接続する物理チャネルは、特定の範囲の周波数（DCからある最大周波数まで）内で一定量の帯域幅を許容しなければなりません。別の言い方をすると、帯域幅の仕様は次のように記述できます： 物理チャネルは、DCからある最大周波数までの周波数範囲内で、過度に電力を吸収または反射してはなりません。 物理チャネル（つまり、伝送線）が十分な帯域幅を提供しているかどうかは、Sパラメータプロットを見ることで確認できます。伝達関数やTパラメータなど、他にも使用できるパラメータプロットがありますが、最も一般的なのはSパラメータの使用です。 以下に示されている一対の差動ブラインドビアのリターンロスプロットを考えてみましょう。これは約70 GHzで-10 dBの限界に達します。このチャネル（インピーダンスが100オームの差動ペアに接続されたブラインドビア）は70 GHzの帯域幅を持っていると言えます。 Sパラメータプロットや伝達関数プロットを見るとき、チャネルの最大帯域幅を決定する一貫した定義を持つ必要があります。Sパラメータプロットにおいて、事実上の帯域幅制限は、リターンロスが-10 dBに達する最低周波数です。上記の例のプロットでは、問題の伝送線はリターンロススペクトラムに基づいて23 GHzの帯域幅を提供できるとされます。 これは普遍的な標準ではなく、異なるインターフェースは使用される伝送線に対して異なる要件を持つことに注意すべきです。例えば、802.3ワーキンググループによる224G PAM-4シグナリングの研究では、帯域幅制限は-10 dBのリターンロスではなく、-15 dBのリターンロスで定義されています。 チャネル帯域幅はデータレートとどのように関連しているのでしょうか？
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今月のウェビナーでは、設計作業を超えたPCBワークフロー全体をどのように最適化できるか、Altium Designerの機能を通じて詳しくご紹介します。
マイクロビアの設計_v2 リジッドフレックスプリント基板のための焼結ペーストを用いたマイクロビアの設計 リジッドフレックスプリント基板（PCB）は、多くの電子梱包の課題に対するエレガントな解決策です。この技術は、リジッドPCBの耐久性とフレキシブル回路の多様性を組み合わせています。リジッドフレックスPCBは、スマートフォン、医療機器、自動車電子機器など、多くの現代のデバイスにとって重要です。
高層数スタックアップのためのPCBルーティング戦略 高層数スタックアップのためのPCBルーティング戦略 高層数のPCBをルーティングするために使用される戦略は多岐にわたり、PCBの機能性に依存します。高層数のボードは、低速デジタルインターフェースのグループから、異なる信号整合性要件を持つ複数の高速デジタルインターフェースまで、多種多様な信号を含むことがあります。これは、ルーティングの計画と各インターフェースへの信号層の割り当ての観点から見ると、挑戦を提示します。 高層数PCBのルーティング戦略を語る上で、多くのBGAにおけるピン配置設計にも触れないわけにはいきません。高ピン数BGAは、特にそのコンポーネントが典型的なマイクロプロセッサーやFPGAである場合、多くの異なるデジタルインターフェースを含むことがあります。これは、PCBの高層数の最も一般的な要因の一つです。 高層数設計において、同時に複数の課題が提示されるため、これらの課題と高層数PCBを成功裏にルーティングするために使用できるいくつかの戦略について説明します。 何がPCBの層数を高めるのか？ 導入で述べたように、PCBが非常に多くの層を持つようになる最も一般的な要因は、大きなBGAの存在です。これらのコンポーネントはデバイスの下側に高いピン数を持ち、信号がピンに到達するためにはより多くの層が必要になります。これらのコンポーネントは、しばしば特殊なASIC、マイクロプロセッサ、またはFPGAであるため、異なる信号整合性およびルーティング要件を持つ多くのデジタルインターフェース、および多数の電源およびグラウンドピンを含んでいます。 多くの設計者は、BGA上のすべてのピンに到達するために必要な層の数を見積もるための単純な公式を思い出すでしょう。ピン間で信号をルーティングできるほど BGAピッチが大きい場合、1つの信号層あたり2列のBGAピンを配置できます： ボール間にトレースを配置できる粗ピッチBGAパッケージの場合、1層あたり2行/列をルーティングできます。 一部のBGAフットプリントは、内側の行に欠けているボールがあるなど、かなり複雑な場合があります。以下に示す例では、このBGAが上記の標準BGAに使用される同じ層数計算に従わない可能性があります。 Charlie Yapとの この記事でさらに学びましょう。 コンポーネントのピッチが非常に細かく、BGAフットプリントのパッド間にトラックを配置できない場合、必要なレイヤー数を倍にする必要があります。多くのピンが電源とグラウンドの場合、レイヤー数は確実に減少します。また、大量のクアッドパッケージが高いレイヤー数を要求する可能性もあります。高性能なものでは、数百ピンを持つことがありますが、これは中程度のサイズのBGAで見られる高い数値ではありません。 ルーティング戦略1：戦略なし！ 「戦略なし」戦略は、最もシンプルで、レイヤー数を最小限に抑えつつ解決可能性を確保することのみに焦点を当てます。必要なレイヤー数を選択し、標準的なファンアウトアプローチを使用してBGAからルーティングを開始し、固定されたレイヤー数を適用してすべてのトレースを詰め込むか、自由にルーティングして必要に応じて新しい信号レイヤーを追加することから始めることができます。これは、次の場合に適用されます： 異なるインピーダンス仕様を異なるレイヤーに分けることを心配していない場合 すべてのインターフェースにインピーダンス仕様がない場合、例えばSPI すべてのインターフェースが同じインピーダンス要件を持っている場合 インピーダンス指定のあるインターフェースの数が少ない場合（たぶん1つか2つ） 言うまでもなく、この戦略でのルーティングは非常に整理されているとは見えないかもしれませんが、信号の整合性に対する焦点を減らし、解決可能性を優先することで、他の戦略よりも層数を少なく保つことができます。
FPGA上でのニューラルネットワークの構築 Altium Designer Projects FPGA上でのニューラルネットワークの構築 この記事では、Ari Mahpourがhls4mlとPynq Z2を使用して、Zynq SoCのFPGAファブリック上でニューラルネットワークを実行する方法を示しています。
Customer Success Stories Curtin University’s Binar Space Program Discover how Curtin University’s Binar Space Program and Altium are advancing interest in STEM programs as well as the Australian space sector.
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