筆者について

Jason Howie

Jason Howieは、Altiumのテクニカルライティング担当責任者です。テクニカルライティングに関する豊富な経験の持ち主であり、朝早くからキーボードを叩いている音がよく聞こえてきます。2000年5月にAltiumへ入社する前、Jasonは英国オックスフォードシャーにある欧州トーラス共同研究施設 (Joint European Torus) でMachine Instrumentation & Protection Systems部門の一員として4年以上過ごしました。

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FPGA設計におけるメタステービリティの低減

FPGA設計におけるメタステービリティの低減 1 min Thought Leadership ここでは、デジタル回路、そしてFPGA設計におけるメタスタビリティの概念について見ていきます。そして、その「出現」を、その影響を軽減する実証済みの設計原則に従うことで大幅に減少させる方法についても説明します。メタスタビリティ！これが何らかの未来的な保持容器や力場の完全性に関連していると思われるかもしれませんね。「ワープドライブのフラックストライアングレーターとクリオニックエンベロープのメタスタビリティが臨界レベルに達しています、キャプテン！」しかし、日々デジタル電子機器と向き合っている皆さんにとって、この用語は軽蔑と尊敬の入り混じった反応を引き出すかもしれません。ここでは、デジタル回路、そしてFPGA設計におけるメタスタビリティの概念について見ていき、その「出現」を、その影響を軽減する実証済みの設計原則に従うことで大幅に減少させる方法について説明します。メタスタビリティの説明メタステービリティは、デジタル回路内のレジスタ（または古い言い方をするとクロックされたフリップフロップ）の出力に関するもので、出力端子が「メタステーブル状態」に入る可能性があります。FPGAデバイスは通常、D型フリップフロップを使用します。このような状態に入る方法を見る前に、レジスタの動作に関連するいくつかの基本的なキータイミング要素を思い出すことが良いでしょう：「セットアップ時間」 - これは、次のクロックエッジが到着する前に、レジスタへの入力が安定していなければならない最小時間です。データシートでは通常、Tsuとして表示されます。「ホールド時間」 - これは、クロックエッジの到着後、レジスタへの入力が同じ安定した状態で続く必要がある最小時間です。データシートでは通常、Thとして表示されます。「クロックから出力までの遅延時間」 - これは、クロックエッジが到着した後、レジスタの出力が変化するまでの時間量です。これは、レジスタの「安定時間」または「伝播遅延」とも呼ばれます。例えば、Tco、またはTphlとTplhとしてデータシートに表示されることがあります。信号が異なる非同期クロックドメイン間で移動する場合 – 全体の設計内の異なる、または関連しないクロックで動作しているデジタルサブサーキット – メタステービリティに遭遇する可能性があります。これは、設計の非クロック領域から同期システムへのデータ転送にも当てはまります