高速配線のための高度なPCBガイドライン

これらの高速配線ガイドラインを使用して、高度なPCB用のこの先進的なボードを作成できます

新しい設計はますます高速化しており、PCIe 5.0は32 Gb/sに達し、PAM4は信号の整合性と速度を限界まで押し上げています。適切なインターコネクト設計は、高度なデバイスの低ノイズマージン、完璧な電力安定性要件などを考慮し、信号が適切に受信されることを確実にする必要があります。

高度なデバイスが低い信号レベルで動作するため、高速配線ガイドラインは、インターコネクト全体でのインピーダンス不連続による信号損失、歪み、反射を防ぐことに焦点を当てています。特に多レベル信号を使用する場合、超高速信号には、ここで提示されたすべての高速設計ガイドラインを真剣に考慮し、実践に移す必要があります。

重要な高速配線ガイドライン

高速がサブナノ秒領域に達する場合、特に新しいPCIe世代で、高速ネットワーキング機器をサポートするために、どの設計者もいくつかの基本的な高速PCB配線ガイドラインを心に留めておくべきです。新しいデバイスが引き続き速度制限を破るため、アプリケーションを満足させるためにいくつかを選択するのではなく、これらのガイドラインすべてを念頭に置く必要があるでしょう。

制御インピーダンスルーティングと電力整合性のためのスタックアップ

信号整合性だけでなく、電力整合性にとっても、スタックアップは重要です。同様に、信号帯域が10GHz台にまで拡大する場合、特に多レベル信号方式（例えば、400GネットワーキングのPAM4）を使用する場合、インターコネクトのインピーダンスを制御する必要があります。これは、適切な終端とマッチングを確保するためです。また、リンギング（つまり、過渡応答を臨界的に減衰させる）を最小限に抑えるためにトレースのサイズを適切に設定しながら、インピーダンスを一定に保つ必要があります。これには、入念なスタックアップエンジニアリングとインターコネクト設計が必要です。

差動ペアルーティングと長さのマッチング

共通モードノイズが信号整合性における主要な問題であるため、制御インピーダンスルーティングの一環として、差動ペアの長さ全体にわたって十分な結合を確保する必要があります。これには、差動ペアの長さに沿った位相マッチングも必要です。可能な限り、結合領域は直接レシーバーに伸び、結合されていない領域はドライバーに限定され、長さがマッチしている必要があります。これにより、共通モードノイズは完全に位相が揃っていると見なされ、レシーバーで完全に抑制されます。

適切な基板材料を選択する

高速立ち上がり時間が求められる場合、低損失正接とフラットな分散特性を持つ基板材料を見つける必要があります。ここで分散は非常に重要であり、インターコネクトの長さに沿ってインピーダンスと伝搬定数が連続的に変化することを引き起こします。まず、分散は電磁パルス（すなわち、デジタル信号）が伝播するにつれて広がる原因となります。第二に、強い分散の存在下では、信号の立ち上がりエッジで見られるインピーダンスが、立ち下がりエッジで見られるインピーダンスと一致しないため、強い歪みが生じます。関連する帯域幅で誘電率がフラットであることを確認する必要がありますが、これは12 GbpsでのPAM4では簡単に30 GHzに及ぶことがあります。

短いトレースとバックドリリング

トレースはできるだけ短く配線されるべきで、そうすることで電力損失が最小限に抑えられます。分散が問題となる場合、これはパルスが分散によって伸びるため、パルスの歪みを最小限に抑えるのに役立ちます。トレース上のビアもできるだけ少なくするべきで、正確なインピーダンスに設計されていない場合、インピーダンスの不連続を生じさせる可能性があります。インターコネクト上に存在するビアは、残ったビアスタブが別のインピーダンスの不連続を表すため、バックドリリングされるべきです。これらのスタブは高速/高周波数で共振することもあり、近くのインターコネクトにノイズを結合させるアンテナとして機能することを意味します。

周波数によるマイクロストリップ特性インピーダンスの変動。SimberianのYuriy Shlepnevがこの図を作成してくれました。

高速対高データレート：多値信号とファイバー

単純なOOKまたはNRZ変調信号では、基本的に2つの信号レベルがバイナリのON/OFF状態を定義します。実際には、データレートは差動インターコネクト上のドライバーによって供給される信号の立ち上がり/立ち下がり時間によって制限されます。高データレートへの移行は、立ち上がりと立ち下がりの時間を限界まで押し上げ、最終的には32、56、112 Gbpsでピコ秒レベルに達しました。

これにより、ジッター許容値も非常に低いレベルまで押し下げられ、高い電力を消費するICからの出力にパワーバスリップルが伝播しないようにするために十分な電力安定性が求められます。PDN上のリップルによって駆動されるICにおいて、約1 ps/mVのジッターが誘発されるのを見ることが一般的です。これは、PDN上のリップルを約2%まで低減するために、PDNインピーダンスをミリオームレベル以下にする必要がある場所です。これは、1.2 Vデバイスに対して、約30 mVのピーク間電圧変動に相当します。ジッターを約1 psレベル以下に抑える必要があり、これは多レベル信号を使用するPCBに適しています。

このような低信号レベルでは、データレートを増加させるには、より多くのチャネルを並列にルーティングすることで、より高い帯域密度で作業する必要があります。ネットワーキング機器では、これは超高速ファイバーオプティックネットワーキング機器でより多くの並列TxおよびRx多重化チャネルとインターフェースするために、差動信号を使用し続けることになります。光学部品はPCB上に直接取り付けられ、高速フォトダイオードおよび高帯域幅VCSELを使用してシステムチップとインターフェースします。

バックプレーン上のシステムコントローラーとのインターフェース用のボードマウント光学アセンブリ。

デザイナーは、新しいネットワーキング機器やその他の高度なアプリケーションでの要求に応えるために、どのようにしてデータレートを高め続けることができるでしょうか？この先がどうなるか見えない場合、私たちは光学と電子工学の融合がPCBレベルで始まり、最終的にはICレベルに達するのを見始めるでしょう。主要なICメーカーはすでに、シリコンフォトニックICの供給チェーンを開発し、これらの新製品のある程度の標準化を開発するために集まっています。これにより、多くの信号整合性の課題が軽減され、PCBコミュニティの設計制約がいくらか緩和されますが、デザイナーに高度な製品を作成する方法を再考させることにもなります。

Altium Designer^®に含まれる包括的なルーティングツールセットは、ここで提示された高速PCBルーティングガイドラインを定義し、実装するのに理想的であり、それ以上のことも可能です。重要な高速ルーティングガイドラインを設計ルールとして定義し、強力なシミュレーションツールで信号整合性を検討できます。これらのツールは単一のプラットフォームに統合されており、ワークフローに迅速に組み込むことができます。

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