筆者について

Zachariah Peterson

Zachariah Petersonは、学界と産業界に広範な技術的経歴を持っています。PCB業界で働く前は、ポートランド州立大学で教鞭をとっていました。化学吸着ガスセンサーの研究で物理学修士号、ランダムレーザー理論と安定性に関する研究で応用物理学博士号を取得しました。科学研究の経歴は、ナノ粒子レーザー、電子および光電子半導体デバイス、環境システム、財務分析など多岐に渡っています。彼の研究成果は、いくつかの論文審査のある専門誌や会議議事録に掲載されています。また、さまざまな企業を対象に、PCB設計に関する技術系ブログ記事を何百も書いています。Zachariahは、PCB業界の他の企業と協力し、設計、および研究サービスを提供しています。IEEE Photonics Society、およびアメリカ物理学会の会員でもあります。

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高速PCBでACカップリングコンデンサを使用する方法 高速PCBでACカップリングコンデンサを使用する方法 1 min Blog 電気技術者 電気技術者 電気技術者 高速インターフェース、例えばSFPコネクタのTXおよびRXライン、PCIeレーン、メディア独立インターフェース(MII)ルーティングでは、ドライブコンポーネントと受信コンポーネントの間にACカップリングキャパシタを使用します。ACカップリングキャパシタは単純な機能を果たします:差動信号からDCバイアスを取り除き、受信側で感知される差動電圧が特定の範囲内になるようにします。受信側は、そのオンチップまたは外部終端回路の一部として、受信した差動信号に自身のDCバイアスオフセットを復元できます。これは、DCカップリングがマッチした抵抗器を使用し、回路の各側がDCバイアスを必要とするものの、受信チップ上でバイアスを内部的に設定するメカニズムがない場合と異なります。 ACカップリングキャパシタに関する大きな議論と、それらを高速チャネルでどのように使用すべきかについては、2つの領域に分かれます: キャパシタはどこに配置すべきか?ドライバーに近い場所、受信側に近い場所、または配置は重要ではないのか? キャパシタの下にグラウンドカットアウトを配置すべきか?これはスタックアップ全体を通過し、他のすべての信号に対するルーティングキープアウトとして機能すべきか? この記事では、これらの点について調査します。私の立場は明確であり、この問題について語った他のSI専門家と一致しています。リンクの両端の終端がチャネル帯域幅内にある場合、ACカップリングコンデンサの位置は重要ではないはずです。もちろん、リンクの両端の終端品質にはわずかな偏差があり、終端は決して目標インピーダンスで完璧ではないため、実際のチャネルではこの振る舞いからわずかに逸脱する可能性があります。 ACカップリングコンデンサの選択 差動伝送線路に配置されたACカップリングコンデンサは、周波数の関数としてインピーダンスの不連続のように見えます。非常に低い周波数では、ACカップリングコンデンサは非常に大きなインピーダンスを示し、信号の低周波成分をブロックします。非常に高い周波数では、ACカップリングコンデンサは信号に対して透明であるように見え、ACカップリングコンデンサを通して見た入力インピーダンスは伝送線路のインピーダンスのように見えます。コンデンサのパッドやコンデンサのESL値からの他の寄生要素を除けば、ACカップリングコンデンサは非常に高い周波数で最大の信号を通過させると期待されます。 これにより、AC結合された差動チャネルで有効ないくつかのシンプルなコンデンサ選択および配置ガイドラインが提示されます: 差動ペアに沿ってキャパシタを対称的に配置し、必要に応じてトレースをパッケージにファンアウトさせてください。 トレースの幅を超えないパッケージサイズとフットプリントを選択してください。 小さいパッケージサイズを好むと、ESL値が低くなります。 典型的なキャパシタの値は10 nFまたは100 nFです。 次に、配置ガイドラインを見て、その指導が文脈化できるかどうかを確認しましょう。 ACカップリングキャパシタの位置 上記の要因はACカップリングキャパシタの選択に対処していますが、キャパシタを配置すべき場所については対処していません。この点に関するガイダンスも半導体メーカーによって大きく異なり、専門家からのガイダンスはしばしば文脈を欠いています。これらのキャパシタをどこに配置すべきかを見るために、ドライバー、レシーバー、またはその間のどこかにこれらのコンポーネントを配置する決定をサポートするかもしれないテストデータとシミュレーションデータを見てみましょう。 ACカップリングキャパシタのテストデータ まず、ドライバーとレシーバーの両方にACカップリングキャパシタを使用する差動チャネルでのアイダイアグラムを示すテストデータを見てみましょう。以下の画像は、 EverExceedが提供したテストデータを示しており、このテストデータはアイダイアグラムを使用して二つの状況を比較しています。各ケースで、ACカップリングキャパシタは4.1インチのインターコネクトに沿って配置され、ドライバーまたはレシーバーからそれぞれ100ミルの位置にACカップリングキャパシタが配置されました。 記事を読む
高速PCBのチャネル帯域幅 チャネル帯域幅:高速PCBインターコネクトを適格化する正しい方法 1 min Blog PCB設計者 PCB設計者 PCB設計者 半導体メーカーや非専門家からの高速PCB設計ガイドラインを読むと、常に立ち上がり時間を使って信号完全性を分析することが話題になります。信号の立ち上がり時間は重要で、EMI、クロストーク、遅延調整許容差などを決定します。設計がギガビット毎秒のデータレート以上で動作する場合、立ち上がり時間は通常、遅延調整で終わり、他のすべての信号完全性要因は周波数領域で分析されます。 プロの設計者は、単純な指標である帯域幅の観点で考えます。帯域幅が言及されると、初心者設計者は直ちに膝周波数を信号帯域幅の尺度として挙げます。これは完全に間違っています。物理的な伝送路によって減衰された後でも、すべてのデジタル信号は無限の帯域幅を持っています。 しかし、マルチGbpsの速度で設計する場合、関連する帯域幅はチャネル帯域幅です。言い換えれば、これは伝送路が最小限の減衰や反射で信号を強力に伝送できる周波数範囲です。Sパラメータから帯域幅をどのように決定するかの基本的な理解は、1 Gbpsを超えて作業したい人にとって必須です。 帯域幅の定量化方法 帯域幅は、周波数範囲の測定から決定することができます。すべてのデジタルインターフェースには帯域幅要件があり、送信機と受信機を接続する物理チャネルは、特定の範囲の周波数(DCからある最大周波数まで)内で一定量の帯域幅を許容しなければなりません。別の言い方をすると、帯域幅の仕様は次のように記述できます: 物理チャネルは、DCからある最大周波数までの周波数範囲内で、過度に電力を吸収または反射してはなりません。 物理チャネル(つまり、伝送線)が十分な帯域幅を提供しているかどうかは、Sパラメータプロットを見ることで確認できます。伝達関数やTパラメータなど、他にも使用できるパラメータプロットがありますが、最も一般的なのはSパラメータの使用です。 以下に示されている一対の差動ブラインドビアのリターンロスプロットを考えてみましょう。これは約70 GHzで-10 dBの限界に達します。このチャネル(インピーダンスが100オームの差動ペアに接続されたブラインドビア)は70 GHzの帯域幅を持っていると言えます。 Sパラメータプロットや伝達関数プロットを見るとき、チャネルの最大帯域幅を決定する一貫した定義を持つ必要があります。Sパラメータプロットにおいて、事実上の帯域幅制限は、リターンロスが-10 dBに達する最低周波数です。上記の例のプロットでは、問題の伝送線はリターンロススペクトラムに基づいて23 GHzの帯域幅を提供できるとされます。 これは普遍的な標準ではなく、異なるインターフェースは使用される伝送線に対して異なる要件を持つことに注意すべきです。例えば、802.3ワーキンググループによる224G PAM-4シグナリングの研究では、帯域幅制限は-10 dBのリターンロスではなく、-15 dBのリターンロスで定義されています。 チャネル帯域幅はデータレートとどのように関連しているのでしょうか? 記事を読む
高層数スタックアップのためのPCBルーティング戦略 高層数スタックアップのためのPCBルーティング戦略 1 min Blog PCB設計者 PCB設計者 PCB設計者 高層数のPCBをルーティングするために使用される戦略は多岐にわたり、PCBの機能性に依存します。高層数のボードは、低速デジタルインターフェースのグループから、異なる信号整合性要件を持つ複数の高速デジタルインターフェースまで、多種多様な信号を含むことがあります。これは、ルーティングの計画と各インターフェースへの信号層の割り当ての観点から見ると、挑戦を提示します。 高層数PCBのルーティング戦略を語る上で、多くのBGAにおけるピン配置設計にも触れないわけにはいきません。高ピン数BGAは、特にそのコンポーネントが典型的なマイクロプロセッサーやFPGAである場合、多くの異なるデジタルインターフェースを含むことがあります。これは、PCBの高層数の最も一般的な要因の一つです。 高層数設計において、同時に複数の課題が提示されるため、これらの課題と高層数PCBを成功裏にルーティングするために使用できるいくつかの戦略について説明します。 何がPCBの層数を高めるのか? 導入で述べたように、PCBが非常に多くの層を持つようになる最も一般的な要因は、大きなBGAの存在です。これらのコンポーネントはデバイスの下側に高いピン数を持ち、信号がピンに到達するためにはより多くの層が必要になります。これらのコンポーネントは、しばしば特殊なASIC、マイクロプロセッサ、またはFPGAであるため、異なる信号整合性およびルーティング要件を持つ多くのデジタルインターフェース、および多数の電源およびグラウンドピンを含んでいます。 多くの設計者は、BGA上のすべてのピンに到達するために必要な層の数を見積もるための単純な公式を思い出すでしょう。ピン間で信号をルーティングできるほど BGAピッチが大きい場合、1つの信号層あたり2列のBGAピンを配置できます: ボール間にトレースを配置できる粗ピッチBGAパッケージの場合、1層あたり2行/列をルーティングできます。 一部のBGAフットプリントは、内側の行に欠けているボールがあるなど、かなり複雑な場合があります。以下に示す例では、このBGAが上記の標準BGAに使用される同じ層数計算に従わない可能性があります。 Charlie Yapとの この記事でさらに学びましょう。 コンポーネントのピッチが非常に細かく、BGAフットプリントのパッド間にトラックを配置できない場合、必要なレイヤー数を倍にする必要があります。多くのピンが電源とグラウンドの場合、レイヤー数は確実に減少します。また、大量のクアッドパッケージが高いレイヤー数を要求する可能性もあります。高性能なものでは、数百ピンを持つことがありますが、これは中程度のサイズのBGAで見られる高い数値ではありません。 ルーティング戦略1:戦略なし! 「戦略なし」戦略は、最もシンプルで、レイヤー数を最小限に抑えつつ解決可能性を確保することのみに焦点を当てます。必要なレイヤー数を選択し、標準的なファンアウトアプローチを使用してBGAからルーティングを開始し、固定されたレイヤー数を適用してすべてのトレースを詰め込むか、自由にルーティングして必要に応じて新しい信号レイヤーを追加することから始めることができます。これは、次の場合に適用されます: 異なるインピーダンス仕様を異なるレイヤーに分けることを心配していない場合 すべてのインターフェースにインピーダンス仕様がない場合、例えばSPI すべてのインターフェースが同じインピーダンス要件を持っている場合 インピーダンス指定のあるインターフェースの数が少ない場合(たぶん1つか2つ) 言うまでもなく、この戦略でのルーティングは非常に整理されているとは見えないかもしれませんが、信号の整合性に対する焦点を減らし、解決可能性を優先することで、他の戦略よりも層数を少なく保つことができます。 記事を読む
PCIeエッジカードのためのPCBデザインとピン配置 PCIeエッジカードのためのPCBデザインとピン配置 4 min Blog PCB設計者 PCB設計者 PCB設計者 標準的なデスクトップコンピュータや組み込みコンピュータで最も一般的なアドインカードはPCIeカードです。PCIeアドインカードは複数のフォームファクターがあり、エッジスロットコネクタを使用して、マザーボードに対して垂直または直角に取り付けられます。また、M.2コネクタに接続するSSDやモジュールなど、異なるタイプのPCIeデバイスもあります。 この記事では、デスクトップコンピューターやサーバーに一般的に見られる標準的な垂直エッジコネクタを使用するPCIeアドインカードの機械的および電気的要件について説明します。PCIeアドインカードには、エッジコネクタ内にしっかりと収まるために従う必要があるカードの形状とサイズに関する特定の機械的仕様があります。 残念ながら、これらのエッジコネクタの機械的仕様はPCIe標準の中に埋もれています。設計者はしばしば、既存のカードのアウトラインを逆設計してPCIeカードのPCBで使用する必要があります。このブログでは、プロジェクトに使用できるPCIeカードのテンプレートを作成しました。このテンプレートは、カードの機械的キーイングとピン要件を示しているため、良い出発点ですが、必要な正確なPCB寸法に合わせてアウトラインを調整できます。 PCIeカードの機械的および電気的要件 PCIeアドインカードは、機械的な制約を課し、信号の整合性を決定するPCIeスロットコネクタを使用します。これらのカードで使用されるPCIeスロットコネクタに関するいくつかの重要な考慮事項を以下に示します: レーンの標準化:スロットコネクタは、特定の数のレーン(1x、4x、8x、16x、およびあまり一般的ではない32x)に対して標準化されています。 世代の互換性:スロットコネクタは、特定のPCIe世代に対して評価され、下位互換性があります。 コンポーネントタイプ:スロットコネクタは、スルーホールコンポーネントまたはSMDコンポーネントであることができますが、新しい世代のコネクタはSMDである傾向があります。 拡張コネクタ:大きなスロットコネクタは、設計に必要に応じて、小さなアドインカードを収容できます。 キーと方向:スロットコネクタは、PCIeカードの取り付け時の方向を決定するためにキーが付けられています。このキーはアドインカードに含まれている必要があります。 PCIeアドインカードは通常、カードに取り付けられるフランジを持っており、これによりコンピュータのシャーシに対して固定されます。このフランジは、標準のPCIeアドインカードの寸法を制限します。 PCIeスロットコネクタの例 以下に示すのは、スロットコネクタの例です。デスクトップコンピューターやサーバーを開けたことがある人なら、これらのエッジコネクターを認識しているでしょう。示されているコネクターはSamtecから入手可能ですが、Amphenolのような他のベンダーも自身のエッジコネクターを提供しています。 8レーン(上)と16レーン(下)のPCIeエッジコネクター(Amphenol) エッジコネクターとカードフランジのサイズと配置を考慮すると、通常、エンクロージャ内の形状とフィットを検証するためには機械モデリングが必要です。新世代のPCIeについては、チャネル帯域幅と総損失を検証するためにSIシミュレーションも必要です。これらの考慮事項を超えて、設計者は必要なレーン数を収容するためにカードピンアウトを構築する必要があります。 PCIeカードピンアウトのレーン数 PCIeコネクターのカードピンアウトは、レーン数に応じて変わり、 JTAGなどの追加インターフェースも含まれます。また、カードエッジには電源ポートと多数のグラウンドピンが分布しています。ピンのピッチは1.0 mmで、PCIe RXおよびTXレーンはグラウンドピンと交互に配置されています。 記事を読む
伝送線路インピーダンスの損失を補償する方法 伝送線路インピーダンスの損失を補償する方法 1 min Blog 電気技術者 電気技術者 電気技術者 銅の粗さは、伝送線インピーダンスにおいて最も大きな不確実性を生じさせる要因かもしれません。確かに、異なるソルバーは異なる総合モデルと計算方法を実装してインピーダンス値を決定しますが、粗さの影響を計算しようとする試みは新たな不確実性をもたらします。これは、粗さに基づくインピーダンスが使用される特定のモデルと、粗さが主要な影響を及ぼす周波数範囲に依存するためです。 誘電体の損失も、伝送線の実際のインピーダンスを、典型的な伝送線計算機で計算する無損失インピーダンス値と大きく異なるものにします。 この記事では、30 GHz範囲まで適用可能な、広い周波数範囲で粗さを考慮する簡単な方法を紹介します。これは、ほとんどのデジタルアプリケーションとデータレートをカバーし、無損失伝送線インピーダンス計算で粗さを補償するための迅速な方法を提供します。 インピーダンス計算には損失を含める必要があります 銅の粗さ計算を取り入れる課題は、モデルの使用ではなく、現代のEDAソフトウェアで多くのモデルが利用可能であることです。覚えておくべき最初のポイントは: 無損失インピーダンスのみが、すべての周波数で一定の値になります! もし 銅の粗さや誘電体の損失が大きく影響する周波数範囲(約3GHz以上)で作業している場合、トレースのインピーダンスが周波数の関数として変化することを理解する必要があります。その結果、設計者はしばしば以下のように伝送線インピーダンス計算問題に取り組みます: 設計者は Altium DesignerのLayer Stack Manager、Polar Instruments、またはオンライン計算機を使用して、正確な 50オームのインピーダンス の幅を決定します。設計が完了し、Sパラメータをシミュレートまたは測定すると、設計者は実際のトレースインピーダンスが損失のないインピーダンスとかなり異なることを発見します。 上記は単終端トレースと差動トレースの両方に適用されます。損失によるインピーダンスの偏差を推定する方法が必要であることは明らかです。この方法により、損失のないインピーダンス計算が実際に役立ちます。以下で見るように、損失による偏差は誘電体の損失正接の関数です。 高損失正接を持つマイクロストリップ例(Df = 記事を読む