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将来のエレクトロニクス設計がチップレットベースであるかもしれない理由

将来の電子設計がチップレットベースであるかもしれない理由半導体業界の絶えず進化する風景の中で、従来の一枚岩のチップアーキテクチャからよりモジュラーなチップレットベースの設計への移行が起こっています。この移行は、製造技術の変化だけではありません。これは、現代の世界を動かす電子部品を概念化し、設計し、提供する方法において、電子業界の重要な進化を代表しています。チップレットベースのアーキテクチャは、イノベーションの推進力として台頭しており、ムーアの法則の時代を超えて、コンピューティング性能の指数関数的な成長を続けるための有望な道を提供しています。チップレットの理解その核心において、チップレットは小さな、独立して製造された半導体コンポーネントであり、単一のパッケージ内で組み合わされることで、従来の単一チップとして機能するように協調して動作します。この分散化により、一枚岩の設計では達成できなかった柔軟性とカスタマイズのレベルが可能になります。これらのチップレットをビルディングブロックとして扱うことで、設計者は特定の性能基準を満たすために高度にカスタマイズされたシステムを作成できます。技術的な利点：チップレットの最も魅力的な利点の一つは、特に半導体業界がシリコンベースの技術の物理的限界に近づくにつれて、従来のチップ製造が直面するいくつかの制限を回避できることです。チップレットは前進の道を提供し、トランジスタのスケーリングだけでなく他の手段を通じて性能向上の継続を可能にします。チップレットは、システムをよりスケーラブルで柔軟にし、全体のチップの完全な再設計を必要とせずに急速な技術進歩に対応できるようにします。さらに、チップレットベースのシステムの性能は、各チップレットがその機能に最適なプロセスを使用して製造されるため、大幅に高くなる可能性があります。これは、一枚岩のチップのすべての部分に適合する妥協ではなく、各部分に最適なものです。コスト効率：半導体製造において、経済的要因は技術的なものと同じくらい重要です。特に技術の最先端での一枚岩のチップの開発は、高コストと歩留まり損失に関連する大きなリスクに直面しています。より先進的なプロセスで製造された大きな一枚岩のシリコンチップは、与えられた欠陥数に対して低い歩留まりの可能性がありますが、チップレットアプローチは欠陥をより多くのチップレットに分散させ、ウェハーあたりの歩留まりを増加させます。チップレット採用の背後にある推進力ムーアの法則とその限界：半導体業界は長い間、ムーアの法則に導かれてきました。これは、チップ上のトランジスタの数が約2年ごとに倍増し、定期的な性能向上につながるという観察です。しかし、技術的および経済的障壁のためにこのスケーリングのペースが遅くなるにつれて、業界は成長のための代替の道を見つけることを強いられています。チップレット技術は、ムーアの法則の永続性に依存するのではなく、アーキテクチャの革新を通じて性能向上を続けるための魅力的な解決策として現れます。複雑さと専門化：人工知能（AI）やビッグデータ分析、高性能コンピューティング、そしてIoT（モノのインターネット）に至るまで、すべてのセクターでより複雑で専門化された処理能力の需要が高まっています。チップレットアーキテクチャは、特定のタスクに最適化された専門の処理ユニットの組み合わせを可能にすることで、このニーズに対応し、より強力でエネルギー効率の高いシステムを実現します。サプライチェーンと製造の柔軟性：グローバルな半導体サプライチェーンは、地政学的な緊張、貿易紛争、そしてパンデミックのような予期せぬ出来事からの混乱に対してますます脆弱になっています。チップレットアーキテクチャは、より柔軟で回復力のある製造戦略を可能にすることで、これらのリスクのいくつかを軽減することができます。チップレットは異なるサプライヤーや場所から生産・調達することができるため、製造業者は局所的な混乱の影響を軽減し、重要なコンポーネントのより安定した供給を確保することができます。チップレットアーキテクチャと統合の課題設計と統合：チップレットの約束は、重大な設計と統合の課題を伴います。異なるコンポーネントから一貫したシステムを作り出すには、高度な相互接続技術と方法論が必要です。これらの相互接続は、チップレットが効果的に通信できるように、高帯域幅と低遅延をサポートしなければならず、できるだけ密接に一枚のチップの性能に匹敵する必要があります。テストと信頼性：チップレットベースのシステムの信頼性と性能を確保することは、テストプロセスに複雑さの層を追加します。各チップレットとその相互接続は、最終的な組み立てられたチップレットパッケージがすべての条件下で意図したとおりに機能することを保証するために、品質と信頼性の基準を満たすように厳格にテストされなければなりません。エコシステムと標準の開発：チップレット技術の広範な採用は、設計、通信、統合のための普遍的な標準を含む強固なエコシステムの開発を必要とします。これらの標準を確立することは、異なるメーカーのチップレット間の一貫した相互運用性を保証するために重要であり、イノベーションを促進し、規模の経済を通じてコストを削減します。実世界のチップレット例ここでは、今日実現されているチップレット技術の可能性のいくつかの高プロファイルな例を紹介します。 AMD RyzenおよびEPYCプロセッサ：AMDがRyzenプロセッサおよびEPYCプロセッサラインでチップレットを使用するアプローチは、チップレットベースのアーキテクチャで達成可能な顕著な性能と効率の向上を示しています。AMDのチップレットアーキテクチャは、Zen

Pi MX8 第四章

Altium Designer Projects Pi.MX8 プロジェクト - ボードレイアウトパート2 前回のアップデートでは、モジュールに適したレイヤースタックを定義し、ボード上に配置されたすべてのコンポーネントにファンアウトルーティングを追加することを見てきました。これらの準備に基づき、私たちは今、最初のトレースをルーティングする準備がほぼ整いました。しかし、ボード上の任意のコンポーネントを接続する前に、インピーダンスプロファイルを定義し、正しいトレース幅に対するマッチングデザインルールを設定する必要があります。インピーダンスプロファイルの設定レイヤースタックマネージャーでインピーダンスプロファイルを設定するのは簡単です。単終端と差動インピーダンスプロファイルの両方を定義する必要があります。必要なインピーダンス値に関する情報は、インターフェース標準とNXP i.MX8プロセッサのハードウェア設計ガイドから取得できます。以下のインピーダンス値は、設計で使用される単終端および差動の両方です：以前に定義されたレイヤースタックでは、インピーダンス制御ルーティングに使用できる4つの信号層があります。これらはトップレイヤー、L2、L7、およびボトムレイヤーです。トップレイヤーとボトムレイヤーはそれぞれ1つの参照グラウンドプレーンしか持っていませんが、L2とL7は2つの参照プレーンの間に埋め込まれています。インピーダンス値と参照層を入力した後、トレースのジオメトリは自動的に計算されます：レイヤースタックマネージャーインピーダンスプロファイル差動100オームトレースのジオメトリー、特に差動ペアのトレース幅とギャップを定義する際には、必要なルーティングスペースを念頭に置くことが重要です。可能であれば、必要なルーティングスペースを限定するために、差動ペアの全体幅を小さく保ちたいと考えています。ボードの密度に応じて、これもレイヤースタックを定義する際に考慮すべき事項です。設計ルールの設定最初のトレースをルーティングできるようになる前に残っているステップは、Altium Designerに、インターフェースとルーティングレイヤーに応じて必要なトレース幅（および差動ペアのギャップ）を伝えることです。インピーダンス値は、回路図の適切なインターフェースに割り当てられます。ここでは、ネットをネットクラスや差動ペアクラスに割り当てるためにディレクティブを使用することができます。デザインブランケットに割り当てられた複数のネットクラス設計ルールエディターでは、これらのネットや差動ペアクラスをターゲットにして、対応するトレースジオメトリーを割り当てることができます。トレースジオメトリーを手動で入力する代わりに、レイヤースタックマネージャーで定義したマッチングインピーダンスプロファイルを選択することができます：設計ルールダイアログで使用されるインピーダンスプロファイル – 高優先度ルールがインピーダンスプロファイルをオーバーライド私たちの設定で最も高い優先度を持つ別の設計ルールがあることに注意してください。この設計ルールは、前回のアップデートで作成した特定の設計ルームにのみ適用されます。これらの設計ルームは、細ピッチコンポーネントの直下にのみ配置され、ブレイクアウト領域で最小85μmまでのトレース幅と間隔を局所的に使用できるようにします。これらのルームの設計ルールは、定義されたインピーダンスプロファイルを上書きする必要があるため、最も高い優先度を持ちます。これらのルーム内で必要なトレースの形状に従うことができない場合があるため、できるだけ小さく保ち、インピーダンスプロファイルから逸脱するトレースの形状を絶対に必要な場所でのみ使用する必要があります。これらのセクションを非常に小さく保つことができれば、チャネルの信号整合性への全体的な影響は許容範囲内になります。ただし、これをポストレイアウトシミュレーションで確認する必要があります。細ピッチBGAの下に示された赤い設計ルーム LPDDR4ルーティングすべての設計ルールが定義された今、最初のインターフェースのルーティングを開始できます。このボードでは、DRAMインターフェースから始めます。このボードの全体的なルーティング戦略をまだ定義していないことにお気づきでしょう。ルート配置を行う前にこれを行うこともできましたし、個人の好みによってはそれが間違っているわけではありません。このボードでは、DRAMインターフェースを最初にルーティングして、DRAMインターフェースに割り当てる必要があるスペースとルーティングレイヤーの数を確認することにしました。LPDDR4

マグネトストリクションによるノイズの低減方法

マグネトストリクションによるノイズを磁気部品でどのように減らすか磁気コンポーネントは磁歪によってブザー音を発することがあります。これがあなたの設計と製品でできる対策です。

高周波SMDパッシブ部品

PCBレイアウトにおける高周波SMDパッシブ部品の動作方法高周波キャパシタ、抵抗器、インダクタは最終的に寄生要素に支配されます。ここでは、これらのコンポーネントについてのデータシートが何を教えてくれるか、そしてそれらをどのようにシミュレートするかについて説明します。

3D_MID画像

Whitepapers 3D-MID設計ガイド：包括的なホワイトペーパー 3D-MID技術が3D構造に回路を統合する方法を発見しましょう。ホワイトペーパーをダウンロードして、設計、アプリケーション、そしてAltium Designerの機能を探求してください！

材料費用を削減するためのヒント

材料費用を削減するためのヒントはじめに部品表、または略してBoMは、あらゆるハードウェア設計プロジェクトにとって重要な文書です。本質的に、これは完成したプリント基板（PCB）アセンブリを構築するために必要なすべてのコンポーネントをリストアップします。BoMには、コンポーネント名や値、PCB上の参照指定子、製造業者、製造業者部品番号、ディストリビューターリンクなど、コンポーネントごとに追加情報が記載されています。以下に、Altium Designerの部品表レポーティングツールを使用して、典型的なBoMの抜粋を示します。図1 最小限のBOM例 BoMは、通常、ExcelスプレッドシートまたはCSVファイルとしてエクスポートされ、他の製造情報（例えば、Gerber、ピックアンドプレース、組み立て情報など）と組み合わせて、設計を製造するためにPCB製造業者および組み立て工場に送られます。 BoMを作成することは、比較的簡単なプロセスのように思えます。実質的には、ECADツールのBoM機能を使用して、回路図とPCB上のあらゆるコンポーネントの構造化されたリストをエクスポートするだけです。しかし、BoMを改善し、そのコストを削減し、結果として設計の製造コストを削減する方法は多くあります。これは、生産量が増えるにつれて、ますます重要になります。 BoMコストの削減は、新しいハードウェア設計プロジェクトの開始時から考えるべきですが、製造ステップに近づいても、多くの場合、効果的にBoMコストを削減できます。 BoMコストを削減しようとする際には、いくつかの側面を考慮する必要があります。たとえば、部品自体の実際のコスト、調達コスト、および組み立てコストです。この記事では、BoMコストを削減する方法をいくつか紹介しますので、始めましょう！ Tip＃1 - BoMの統合 BoMの統合とは、名前が示すように、類似したアイテムを調整および組み合わせることにより、BoM内のユニークなアイテムの数を減らし、BoMの全体的な長さを短縮する戦略です。BoMを短くすることで、調達プロセスが容易になり、組み立ての労力とコストが削減され、在庫サイズが減少します - これはいくつかの例に過ぎません。 BoMの統合の例としては、設計にいくつかのI2Cインターフェースがあるが、異なるプルアップ抵抗値を使用している場合があります。電流消費量と速度要件が許す場合、すべてのバスにわたって同じ（たとえば、値の中で最も低い）プルアップ抵抗を使用することで、BoMの長さを減らすことができます。図2 BoM統合前図3 回路の図

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