製造性考慮設計(DFM)

製造性考慮設計(Design for manufacturing: DFM)とは、設計者が製品の設計を見直し、可能な限り効率的な製造手段を用いて寸法、材料、公差、機能性を最適化するためのプロセスです。

PCB Design for Manufacturing Success

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PCB設計に影響を及ぼすDFMの課題トップ10

PCB設計に影響を及ぼすDFMの課題トップ10 1 min Whitepapers はじめに PCBの設計者は、さまざまな要件を満たしながら期待に応えなければなりません。検討の対象となる領域は、電気、機能、機械に及びます。また、最高品質のPCBをできるだけ低コストで期日までに完成させる必要があります。こうした要件への対応にあたっては、DFM(製造を考慮した設計)も考慮に入れる必要があります。DFMはPCBの設計プロセスの重要な要素であり、適切に対応されていない場合は高い頻度で問題が発生します。PCB設計で遭遇し得るDFMの課題トップ10と、それらに対処するための代替案を見ていきましょう。 1. IPCベースのフットプリントの配置 PCBのコンポーネント向けの導体パッドは、確実に半田付けできるかどうかについて判断するための重要な要素です。IPCフットプリントの設計では、PCBのコンポーネントを後の製造の工程で誤りなく半田付けすることができます。 2. コンポーネントパッドの均一な接続 0402、0201、またはそれ以下のサイズのSMDコンポーネントについては、パッドの接続を均一にすることが重要です。これによって、ツームストーニング(コンポーネントがリフロー中に基板から部分的に、または完全に外れてしまうこと)を回避できます。また、確実な半田付けを行うには、BGAパッドとも均一な接続を維持することが重要です。これを保証するためのテストは複雑で高額になり、多くの場合にX線の使用が伴います。(※続きはPDFをダウンロードしてください) 今すぐ Altium Designerの無償評価版をリクエストして、世界最高のPCB設計ソリューションをお試しください！

6層スタックアップ EMC

EMC向上のための6層PCBスタックアップの設計 1 min Blog 6層のPCBは、高いネット数と小さいサイズを持つ様々なアプリケーションにとって、経済的で人気のあるスタックアップです。大きなボードは、4層のスタックアップで十分機能することがあり、信号層を犠牲にしてボードの各側間の隔離を確保できます。適切な6層スタックアップを使用すると、異なる層間のEMIを抑制し、高いネット数を持つファインピッチコンポーネントを収容できます。しかし、4層または8層のスタックアップを使用する方が理にかなっている場合もあり、この判断をするためには、ボード内のプレーン層の機能を理解することが役立ちます。電源、グラウンド、信号プレーンはいくつ必要ですか？この質問への答えは非常に重要であり、実際にはボードのアプリケーションに大きく依存します。限られたスペースで密度の高いボードをルーティングしているが、すべてが低速またはDCの場合、2つのプレーン層と4つの信号層で十分なことがよくあります。しかし、その場合、創造的なレイアウトとルーティングで層数を4層に減らすことがよくあります。 EMIへの感受性を大幅に減らす必要がある場合、代替のスタックアップを使用し、より多くの電源/グラウンド層と少ない信号層を選択するべきです。これがデジタルボードまたは混合信号ボードである場合、信号を平面層に対して配置し、密接に配置された電源/グラウンド平面ペアを使用することで、EMI問題を引き起こすことなくボード全体に自由にルーティングするための柔軟性を得ることができます。シールド缶のような不格好な解決策を必要とせずに、ボードの周りにさらにグラウンドを追加することも、大きな遮蔽効果をもたらすことができます。デジタル信号とアナログ信号を混合する場合、高周波と低周波の信号を混合する場合、またはこれらのすべての組み合わせの場合でも、6層PCBスタックアップの創造的な使用が可能です。ある時点で、より大きなボードやスタック内の層を増やす（またはその両方！）必要があるかもしれません。6層PCBスタックアップのための多くの信号/平面層の組み合わせがありますが、以下にいくつかの一般的なものを示します。 6層PCBスタックアップの例これを念頭に置いて、いくつかの6層PCBスタックアップの例を見てみましょう：信号+電源/グランド/2信号層/グランド/信号+電源この6層PCBスタックアップの例は、内部層の低速トレースを外層のトレースから遮蔽する人気のあるエントリーレベルのオプションです。また、固体平面への密接な結合もあります。信号は、直交している限り、低周波数/遅い切り替え速度で、または内部層を通してルーティングできます。私は、互いおよび内層の低速/周波数トレースからそれらを遮蔽するために、高速デジタルおよび/またはアナログ信号を外層にルーティングするでしょう。以下に例を示します。これについては、アナログとデジタルを内層で混在させないでください。ただし、ボードの異なる領域にそれらを分離できる場合を除きます。しかし、デジタルとアナログのセクション間に分離が必要なその種の状況では、内部平面を持つ4層スタックアップで何とかなるかもしれませんし、創造的なレイアウト/ルーティングを行うか、または4層で好まれるSIG+PWR/GND/GND/SIG+PWRの配置を使用できます（ガイドラインについてはこちらを参照）。このタイプのスタックアップでは、レイヤー2を電源プレーンレイヤーにしないでください、また、L3+L4で平行にブロードサイド結合ペアを試みないでください。代わりに、信号レイヤー上でPWRをルーティングします。これに伴う主な問題は、電源とグラウンドプレーンレイヤー間のインタープレーン容量の欠如と、L1からL5への高インダクタンスのリターンパスです。これらのプレーンレイヤーが分離されているため、L1上の信号の予測不可能なリターンパスを補償するために、より多くのデキャップとグラウンドリターンビアが必要になります。この理由から、これらのボードは、正確なリターンパスの予測と追跡を必要としない電力またはDCシステムでのみ使用すべきでしょう。信号/GND/PWR/GND/信号/GND この6層PCBスタックアップの例は、高速信号に多くのデカップリングを提供する必要があるが、信号用に3層分の密度が必要でない基板にとって良い非対称スタックアップです。一つの例は、高速（L1）と低速（L5）の信号の混在で、これらは互いに隔離され、密接に配置されたPWR+GNDプレーンペアが高速電力整合性をサポートするための高いデカップリングを提供します。内部信号層は、2つのグラウンドプレーンの間に封入されるため、表面信号層から遮蔽されます。また、固体導体が効果的な遮蔽を提供するため、内部信号層がEMIの干渉を受けるのを抑制するのにも役立ちます。電源とグラウンドプレーンは、高速デジタルデバイスのための効果的なデカップリングを提供するために、おそらく密接に配置されるでしょう。このスタックアップの主な問題点は、下層のグラウンドを切り取って部品を配置するスペースを作らない限り、上層にのみ簡単に部品を配置できることです。つまり、基本的には片面基板を構築していることになります。これは製造にとって高価な提案であり、内部信号層へのビアを配置するために多くのドリリングが必要になります。これは、4層または8層のPCBスタックアップの利点を強調しています。8層スタックアップでは、内部層に隣接する電源/グラウンドの同様の配置を作成しながら、内部ルーティングや下層の部品/ルーティングも収容できます。信号/グラウンド/電源/信号/グラウンド/信号

IPCが高性能製品のマイクロビア信頼性に関して警告

IPCが高性能製品のマイクロビア信頼性に関して警告 1 min Engineering News 皆さんが、2019年3月6日にIPCから発表された、高プロファイルHDIボードの現場および潜在的な故障に関する警告のプレスリリースをすでに読まれたことを願っています。もし読まれていない場合、完全なプレスリリースは I-Connect 007で入手可能です。[1] 皆さんが目にされたかもしれないのは、IPCがこれから出るIPC-6012E、リジッドプリントボードの資格認定と性能仕様に含まれる警告文です：「過去数年間にわたり、製造後のマイクロビア故障の例が多数ありました。通常、これらの故障はリフロー中に発生しますが、室温では検出不可能（潜在的）であることが多いです。組み立てプロセスが進むにつれて、故障が現れると、それがより高価になります。製品がサービスに投入された後にまで検出されない場合、それははるかに大きなコストリスクとなり、さらに重要なことに、安全リスクをもたらす可能性があります。」パニックにならないでください！この警告の背景を説明させてください。ここ数年、いくつかのOEMは、最善の利用可能な受入検査およびテスト方法論でスクリーニングされたにもかかわらず、彼らの高度なHDI多層基板で潜在的な欠陥を経験しました。この欠陥は、以下で観察された故障を引き起こしました：リフロー後のインサーキットテスト「ボックスレベル」組み立て環境のストレススクリーニング（ESS）中保管から取り出された時サービス中（エンドカスタマーが使用中の製品）これらのOEMによる多大な努力と調査、およびD-32熱ストレステスト方法諮問委員会との調整を経て、IPCは新しい熱ストレステスト方法（IPC-TM-650、方法2.6.27A）と熱衝撃テスト方法（IPC-TM-650、方法2.6.7.2）を発行しました。方法2.6.27では、テスト車両またはクーポンを通常のはんだペーストリフロープロファイルに従ってピーク温度230度Cまたは260度Cに達するようにし、4線式抵抗測定ユニットに接続した状態で6回の完全なリフロープロファイルを実施し、抵抗の増加が5％を超えないようにします。テストクーポン内のデイジーチェーンは、実際の回路で使用される特徴で構成する必要があります。これにより、これらのOEMは潜在的なマイクロビアの故障を検出し、可能な欠陥の逃避から自身を守ることができました。しかし、この潜在的なHDI故障の根本原因を見つけることは困難でした。そこで、2018年初頭にIPCは、Michael Caranoの監督のもと、業界の専門家からなる選抜グループを組織し、この状況を調査することにしました。2018年後半には、このグループはIPC V-TSL-MVIA 微小ビア故障技術ソリューション小委員会と名付けられました。私はこのグループの創設メンバーです。しかし、強調しておきたいのは、過去1年間、私たちは会合を重ね、テストデータ、断面観察、実験結果を検討しました。これが私たちが知っていることです：欠陥は、マイクロビアとその下の銅層またはその下の別のマイクロビアとの間の金属界面での亀裂として現れます。（図1を参照）

製造の準備：PCBパネル化ソフトウェア

製造の準備：PCBパネル化ソフトウェア 1 min Blog 製造業に従事している方や新製品を生産する予定がある方にとって、生産性が重要なキーワードです。産業革命以来、人時あたりの製品数を増やすことに焦点が当てられており、PCBも例外ではありません。新製品を市場に出す際、必要以上に注文に費用をかける理由は何でしょうか？ PCB製造プロセスの生産性を向上させる方法の一つは、適切なパネライゼーションスキームを使用することです。適切なPCB設計ソフトウェアを持っていれば、パネライゼーションは比較的簡単なプロセスとなり、ボードごとのコストを削減できます。外部のCADプログラムをパネライゼーションに使用したり、デフォルトの長方形の配置を使用する代わりに、PCB製造に特化した優れたCADパッケージを使用することで、各パネルから最大限の効果を得ることができます。パネライゼーションによる製造準備パネライゼーションは、標準サイズの単一パネル上に複数のボードを配列するプロセスです。これは、1枚の大きなPCB基板上にボードのコピーを作成するようなものと考えてください。単一のパネルを組み立ておよび分離機械を通すことは、おおよそ固定費となり、製造業者は通常、パネルごとのPCB価格を見積もります。目標は、工具の制約を満たしながら、単一のパネル上に可能な限り多くのボードを配置することです。製造、分離、および組み立てのためにパネライズされたボードを準備する方法の一つとして、パネライズされたPCBとPCB自体の両方にフィデューシャルマーカーを配置する必要があります。これらのマーカーはパターン認識マーカーとも呼ばれ、ピックアンドプレース機械がボードの向きを確認し、ボード上の異なる位置間の距離を測定するため、または指定された許容範囲を満たさないボードを拒否するために使用されます。フィデューシャルマーカーは一般的に、ボードの対角線上の角とパネルの対角線上の角に配置する必要があります。測定のためです。3つ目のフィデューシャルマーカーは、向きを確認するために別の角に配置できます。これにより、ピックアンドプレース機械やその他の組み立て機械がパネルが正しい向きでロードされたかどうかを判断でき、自動組み立て機械はこれらのマーカーを使用して、コンポーネントを正しい位置と向きで取り付けることができます。標準化された工具装置は、各パネルにサイズ制約を設けることもでき、ボード間の間隔を制約します。パネルの配置を計画したら、分離プロセスを考慮に入れ、ボード間に分離ツールのためのスペースを含める必要があります。ボードに使用される正確な工具処理は、主にその厚さと基板材料に依存します。非常に薄い基板を扱っていて、大きな機械的ストレスに耐えられない場合、レーザーカッターやCNCマシンのルータービットを使用して、各パネルを簡単に切り出すことができます。パネルが非常に薄くて広い場合、ルータービットは通常、基板の中心付近のストレスを減らすために遅く動作し、実際にはスループットを減少させることがあります。基板が厚くなったり、基板用の材料が頑丈なものを使用する場合、鋸を使用した手動または自動の切断プロセスでパネルから基板を分離することができます。一般的な方法の一つは、パネル内の各基板の周りにV字型の溝を配置し、ピザカッターに似た鋸を使用して、これらの溝に沿って切断することで基板を分離することです。基板を分離する方法に関わらず、基板にフィデューシャルマーカーを簡単に配置し、工具用のスペースを提供できるPCB設計ソフトウェアパッケージが必要になります。パネル化の計画を立てる際には、基板がどのように分離され、パネル上で必要なクリアランスがどの程度かを確認するために、製造業者に連絡することが最善です。 ECADソフトウェアでのパネル化一部のソフトウェアパッケージでは、CAD、パネライゼーション、製造業者向け納品物、および設計検証ツールを異なるプログラムやモジュールに分けています。これにより、基板を一つのプログラムで設計し、別のプログラムでパネライズし、そして設計プログラムで基準マークや工具仕様を定義する必要があります。時間の無駄とはこのことです... 設計ソフトウェアが部品表やパネライゼーション機能と別々の場合、プログラム間の切り替えに時間がかかります。設計をプログラム間で移動すると、レイアウトがパネライゼーションソフトウェアにインポートされる際にエラーが発生する可能性があります。さらに悪いことに、パネルを手動で描画する必要がある場合、正しい詳細を含めないとパネルの向きに曖昧さが残ります。曲がった基板を扱っている場合や、同じパネルに異なる基板を配置したい場合、パネルを手動で描画して最適化するのにさらに時間がかかります。パネライゼーションユーティリティとPCBソフトウェア間でデータをやり取りすると、互換性のエラーが発生しやすくなり、時間の無駄になります。代わりに、これらのツールが組み込まれたPCB設計パッケージが必要です。パネライゼーション設計ツールでは、基板がどのように配置され、製造業者によってどのように分離されるかを指定できるようにする必要があります。唯一、設計、製造データ生成、シミュレーション、およびサプライチェーン管理ツールを一つのパッケージに統合したPCB設計ソフトウェアは、 Altium Designer

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