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PCB設計における上位6つのDFM問題とDFMの課題 Thought Leadership PCB設計における上位6つのDFM問題 PCBデザイナーとして、さまざまな要件と期待を管理する必要があります。電気的、機能的、および機械的な側面を考慮する必要があります。さらに、PCBレイアウトは、可能な限り最高の品質で、可能な限り低いコストで、タイムリーに生産されなければなりません。そして、これらの要件をすべて通じて、DFM（製造可能性のための設計）も考慮する必要があります。これは PCB設計 プロセスの大きな部分であり、適切に行われない場合、頻繁に問題を引き起こすことがあります。PCBデザインにおける3つのDFMの問題を見てみましょう。 PCBレイアウトにおける一般的なDFMの問題 CADツールに安心を見出すのは簡単ですが、CADツールが簡単に解決できないDFMの問題を作り出すことを許してしまうかもしれません。回路基板がすべての電気的ルールチェックに合格し、電気的に正しい場合でも、製造可能でない場合があります。なぜこのようなことが起こるのでしょうか？PCB設計ツールは、電気的に機能的 かつ大量生産で製造可能な回路基板レイアウトを作成するのに役立つはずではないでしょうか？ PCBのレイアウトが非常に複雑になり、DFM（設計製造統合）の問題を多く隠してしまうことがあります。これらのDFMの問題のいくつかは、組み立て、電気テスト、または製造に問題を引き起こしますが、製造プロセスについてより多くを知っていれば、これらを克服することができます。製造プロセス全般についてもっと学ぶには、 Altium PCB Design Blogのこの記事をご覧ください。設計レビュー中に製造業者が何を探しているかをもっと知りたい場合は、ここにPCBレイアウトで彼らが特定しようとする最も一般的なDFM問題がいくつかあります： 不均一なSMDパッド接続 SMDパッドの誤ったはんだマスク開口部 SMDパッドのオープンビア アシッドトラップ クリアランス 一般的な信頼性標準違反 これらの問題を防ぐためには、PCBレイアウトツールの設計ルールに依存することが重要であり、これにより回路基板を最小限の設計レビュー時間で製造に移行できるようになります。 不均一なSMDパッド接続 小型のSMD部品、例えば0402、0201などは、リフローはんだ付け中のトゥームストーニングを防ぐために均一な接続が必要です。BGAパッドにも同様のことが当てはまり、信頼性の高いはんだ付けを保証するためです。これは、コンポーネントのフットプリントに正しいパッドサイズを配置することによって簡単に実現できます。一般的なコンポーネントには定義されたパッドサイズ（例えば、
レイヤースタックを初めから間違えないようにする方法 Thought Leadership レイヤースタックを初めから間違えないようにする方法 PCBの製造工程で最も犯しやすい間違いの1つは、層の順序の誤りです。 確認しないままにしておくと、全工程が無駄になる場合があります。 PCB実装工程を経た製品は、電気的導通の観点からは機能するかもしれません。電気的に導通していれば、電気的検査にも合格するかもしれません。しかし、 プレーンや信号層の順序と層間の距離を最優先にしている設計では、最終的な実装段階で障害が発生します。この問題を予防するにはどうすればよいでしょうか ? 詳細な方法 正しい順序で積層し、後工程外観検査を行うために必要な情報を製造業者に確実に伝えるには、そうした情報を銅パターンとして直接設計に組み込んでおく必要があります。これらのパターンを設計に含め、最終的な実装の検査のための機構を提供するのは PCB設計者の責任です。該当するのは、以下の機能です。 他の全てのレイヤーと関連付けて定義された番号割付方針によりレイヤーを正確に識別する。 レイヤーの順序を目視で簡単に検査できるよう積層ストライプを追加する。 エッチング後の銅の厚さと幅を簡単に確認できるテストトレースを提供する。 製造データ内に適切な銅パターンを設計しておけば、積層順序を間違える心配はほとんどなくなります。早い段階で詳細情報を提供することで、問題を回避し、コストと時間を削減して、製造プロセスを効率化できます。 レイヤースタックを初めから間違えないために必要な機能を追加する方法に関心がありますか? レイヤースタックを間違えないようにする方法についての無料のホワイトペーパーをダウンロードしてください。
高速設計プロセスにおけるシグナルインテグリティ分析の採用方法 Thought Leadership 高速設計プロセスにおけるシグナルインテグリティ分析の採用方法 設計が複雑になるにつれて、信号整合性の問題のリスクが高まります。設計プロセスに信号整合性シミュレーションを採用することで、リスクを軽減し、リソースを保護することができます。さらに詳しく読んでみましょう。 現実の信号の動作は、大学で教えられる理論的な応用とはしばしば大きく異なり、その結果、理論から実践への移行は予測不可能な結果につながることがよくあります。信号は損失、クロストーク効果、反射、スキン効果など、さまざまな方法で乱される可能性があります。これらの信号の乱れは、しばしば高額な代償を伴う深刻な影響を引き起こす可能性がありますが、そもそもこれらの問題をどのように回避できるのでしょうか？ リスクとは何か？ 信号の歪みに関連するリスクと結果は、原因によっていくつかあります。例えば、反射の問題を見てみましょう。信号は送信機から受信機に送られますが、受信機のピンでエネルギーのオーバーフローが観察されることがあります。これは下の図1で示されています。 図1 - 受信機のピンから観測されるエネルギーのオーバーフロー この効果を観察するとき、チップを焼損させる可能性のあるオーバーシュートや、デバイスを二回切り替える可能性のあるアンダーシュートなど、信号のさまざまな歪みが見られます。この状況では、デバイスを再び切り替える可能性のあるリングバックにも注意を払うべきです。どちらの場合もリスクは高く、以下を含みます： プロトタイプと再設計のための追加コスト。 製品が市場に出たときに機能しないシステム。 顧客から返品された際の修理または交換。 では、設計で信号整合性の問題を避けるにはどうすればよいでしょうか？物理的なプロトタイプを必要とせずに、初期開発段階で信号整合性を分析する方法があったらどうでしょうか？ Altium Designer®での信号整合性分析 Altiumには、ボード上の信号の乱れや歪みを検出するのに役立つ信号整合性分析ツールが含まれています。これは、設計プロセスの早い段階で信号の問題を検出するのに役立ち、レイアウトを行う際により良い判断を下すことができます。ボードが完成し、ルーティングとすべての銅領域が配置された後、ポストレイアウト分析を利用して、信号の実際の乱れを確認することができます。 信号整合性分析によるリスクの軽減 設計が時間とともに複雑になるにつれて、設計内の信号の乱れの危険性が高まります。Altiumの信号整合性シミュレーションを活用することで、高速アプリケーションの複雑さをうまくナビゲートすることが容易になります。 設計フローに信号整合性シミュレーションツールを導入する方法についてもっと学びたいですか？無料のホワイトペーパー 高速設計プロセスにおける信号整合性の採用を今すぐダウンロードしてください。
バックドリルで解決 - PCB上の信号歪みを減らす方法 Thought Leadership バックドリルで解決 - PCB上の信号歪みを減らす方法 年月を経るにつれて、エンジニアはプリント基板のバックドリル設計において、高速デジタル信号の整合性を歪ませる可能性のあるノイズに対処するためのいくつかのアプローチを開発してきました。そして、私たちの設計が新たな境界を押し広げるにつれて、新しい課題に対処するための技術の複雑さも増しています。今日、デジタル設計システムの速度はGHzに達しており、これは過去よりも顕著な課題を生み出しています。エッジレートがピコ秒単位である場合、任意のインピーダンスの不連続性、インダクタンスの乱れ、または寄生容量は、信号の整合性と品質に悪影響を及ぼす可能性があります。信号の乱れを引き起こすさまざまな原因がありますが、特に見過ごされがちな一つの原因はビアです。PCB信号の歪みを減らす方法についての詳細は、以下をお読みください。 シンプルなビアの中の隠れた危険 高密度インターコネクト（HDI）、多層カウントプリント基板、厚いバックプレーン/ミッドプレーンでは、ビア信号がジッターの増加、減衰、および高いビットエラーレート（BER）に苦しむことがあり、これにより受信側でデータが誤って解釈される可能性があります。 たとえばバックプレーンとドーターカードを例に取りましょう。インピーダンスの不連続に関しては、回路基板において焦点はしばしばそれらとマザーボードとの間のコネクタにあります。通常、これらのコネクタはインピーダンスの面で非常によくマッチしているものの、実際の不連続の原因はPCBデザインのビアです。 データレートが増加するにつれて、スルーホール（PTH）ビア構造によって導入される歪みの量も、通常、関連するデータレートの増加よりも指数関数的に高い割合で増加します。例えば、6.25 Gb/sのデータレートでのPTHビアの歪み効果は、3.125 Gb/sでのそれの2倍以上になることがよくあります。 最後に接続された層を超えて底部と上部に不要なスタブが存在することで、ビアは低インピーダンスの不連続として現れます。エンジニアがこれらのビアの余分な容量を克服する一つの方法は、その長さを最小限に抑えてそのインピーダンスを減らすことです。ここでバックドリリングが登場します。 長いビアスタブの信号歪み [1] バックドリリングでバックアップする バックドリリングは、ビアスタブを取り除くことでチャネル信号の整合性を最小限に抑えるために、広く受け入れられているシンプルで効果的な方法として使用されてきました。この技術は、従来の数値制御（NC）ドリル装置を使用する制御深度ドリリングとして知られています。そして、この技術はバックプレーンのような厚い基板だけでなく、あらゆるタイプの回路基板に適用できます。 バックドリリングプロセスには、不要な導電性スタブを取り除くために、元のビア穴を作成するために使用されたドリルビットよりもわずかに大きな直径のドリルビットを使用することが含まれます。このビットは通常、プライマリドリルサイズよりも8ミル大きいですが、多くのメーカーはより厳しい仕様を満たすことができます。 バックドリリング手順が近くのビアによってトレースやプレーンをドリルスルーしないように、トレースとプレーンのクリアランスが十分に大きい必要があることを覚えておく必要があります。トレースやプレーンをドリルスルーするのを避けるためには、10ミルのクリアランスが推奨されます。 一般的に、バックドリリングによるビアスタブ長の減少は多くの利点をもたらします。これには以下が含まれます： 決定論的ジッターを桁違いに減少させ、BERを低下させる。 インピーダンスマッチングの改善による信号減衰の減少。 スタブ端とチャネル帯域幅アンプからのEMI/EMC放射の減少。 共振モードの励起とビア間クロストークの減少。 連続積層よりも製造コストを低減しつつ、設計およびレイアウトへの影響を最小限に抑える。
トランジスタの移行 Thought Leadership トランジスタの移り変わり：トランジスタの歴史タイムライン 電気工学の専門家でなくても、技術が提供するものすべてに魅了されることはあるでしょう。それが仕事であれ、楽しみであれです。新しいプロセッサが出るときの興奮に皆が巻き込まれ、インテルが14nm（ナノメートル）技術を使用し、何十億ものグラフェントランジスタを持っているといった話を耳にします。しかし、この技術とは具体的に何で、どのデバイスのためのものなのでしょうか？ 基本に戻る 工学の世界が複雑であるとしても、トランジスタが何であるかを理解することは驚くほど単純です。それは単に、電流が通るか通らないかを制御するスイッチです。デジタル的に言えば、これは1または0、オンまたはオフとして翻訳されます。 このオンとオフの状態の絶え間ない変動が、今日のコンピューターを動かしており、あなたのゲーム、ハードウェア、そしてプロセスとやり取りするその他のものすべてを含みます。しかし、この理解はこの技術の隠された世界を構成するものの始まりに過ぎません。もっと深く掘り下げてみましょう。 FET - フィールド効果トランジスタ FETは、ゲート、ドレイン、ソースの3つの主要な部品で構成されています。ゲートに電圧が加えられると、電子が流れる（電流としても知られている）電場の形の経路が作られます。MOSFET（金属酸化物半導体FET）は、高い入力インピーダンスと低い出力インピーダンスを持っているため、最も人気のあるタイプです。そして、電圧制御されているため、電流制御されるBJTの兄弟よりもはるかに速く、ロジックに理想的です。 FETのMOSFETダイアグラム（ greenoptimisticの図提供） BJT - バイポーラ接合トランジスタ バイポーラ接合トランジスタも、ベース、エミッタ、コレクタの3つの主要部品で構成されています。ベースに小さな電流が適用されると、それを通じてより大きな電流が流れることができます。BJTにはNPNとPNPの2種類があり、NとPはN型とP型の半導体を指します。N型半導体は電子を主要なキャリアとして使用し、P型半導体はホールを使用します。 PNPおよびNPN BJTの画像提供： electrical4u トランジスタの誕生と成長 トランジスタは、1947年にベル研究所で働いていたウィリアム・ショックレー、ウォルター・ハウザー・ブラッテイン、ジョン・バーディーンによって発明されました。この発明は人類史上最も重要なものの一つであり、現代技術の誕生です。 最初のトランジスタ（画像提供：
オートルートするかしないか-失敗した設計自動化の歴史 Thought Leadership オートルーティングか、それともオートルーティングなしか？ 失敗した設計自動化の歴史 EDA設計自動化の完全な歴史と、1980年代から今日にかけてのPCBオートルーティング技術の進化について学びましょう。 エレクトロニクスの世界へようこそ。2016年です、そして私たちは人類の歴史の中で他のどの時代よりも技術的な洗練を目の当たりにしています。ただ今年だけで、自動運転車が公共の領域に導入され始め、ロケットが再利用のために宇宙から精密に着陸され、ムーアの法則はその終わりなき成長軌道で続いています。しかし、このすべての技術進歩の中で欠けているものが一つあります、それはまともなPCBオートルーターの比較です。 オートルーターの本当の問題 エンジニアがCADの意味を知っている限り、PCBオートルーターは存在していましたが、密集したPCBレイアウトを作成することに関わる設計者は、この自動化技術の実装をほとんど完全に無視してきました、それも当然のことです。オートルーティングのアルゴリズムは、最初に導入されて以来、あまり変わっていません。 技術が停滞し、さまざまなパフォーマンスと設定構成を提供するEDAベンダーがオートルーティング技術を提供している状況では、オートルーターが普及しないのも不思議ではありません。エンジニアリング時間を節約し、ワークフローを向上させることを目的としていたこの技術は、熟練したプリントボードデザイナーの専門知識や効率に対抗するためのゲームを強化していません。これがオートルーターが提供するすべてなのでしょうか？ オートルーティング技術の初期 EDAベンダーによって生産された最初のオートルーターは、成果とパフォーマンスが悪いことで特徴づけられました。信号の整合性を保つためのガイドラインや設定をほとんど提供せず、プロセスで過剰な量のビアを追加することがよくありました。この初期技術の問題をさらに悪化させることに、オートルーターは厳格なX/Yグリッド要件に限定され、層に偏見がありました。 これらの制限の結果、ボードスペースが一般的に無駄にされ、エンジニアはバランスの取れていないPCBレイアウトの混乱を片付けることになりました。オートルーターから最適化されていないPCBレイアウトを修正するためにエンジニアが投資する時間は、手動でボードをルーティングするよりも多くの時間を要しました。最初から、オートルーティングは良いスタートを切っていませんでした。 グリッドレスオートルーティングの例 [1] 80年代のオートルーティングの進歩 年が進むにつれて、オートルーティング技術はわずかに改善されただけで、品質はプリント基板設計者の期待に追いついていませんでした。依然として、誤ったボードレイアウトスペース、レイヤーの偏り、過剰なビアの問題が残っていました。この技術の進歩を助けるために、EDAベンダーは新しいグラウンドプレーンコンポーネントやボード技術を採用し始め、信号整合性要件の達成を容易にしました。 このオートルーティング開発の時代を一言で表すならば、ハードウェアの制限による障害でしょう。オートルーターのアルゴリズムは、専用のCPUや追加のメモリを使用せずにグリッドサイズを小さくしてルーティング品質を向上させることができませんでした。ハードウェアベースの解決策がない中で、EDAベンダーは形状ベースのオートルーティングの回路図キャプチャを含む他の方法を探り始めました。 これらの新しい形状ベースのオートルーターは、以下の方法で基板製造と信号整合性要件を満たすのに役立ちました： コンポーネント間の効率的な相互接続の作成 オートルーティングプロセス中に追加されるビアの数を減らすことでPCBコストを削減 PCB上のレイヤーを減らしながらスペーシングを増やす これらの進歩にもかかわらず、オートルーティング技術は依然として最善とは言えない中途半端なものでした。EDAベンダーがハードウェアの制限を克服しても、PCB設計者はオートルーティング設計技術の採用について依然として懐疑的でした。 迷路オートルーティングの例 [2]
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